[发明专利]为多处理器系统设计程序

说明书

本申请是于2007年3月27日提交的、于2008年11月7日进入中国国家阶段的、PCT申请号为PCT/US2007/065268、国家申请号为200780019634.X、发明名称为“为多处理器系统设计程序”的申请之分案申请。

技术领域

本发明涉及一种用于为具有多处理器的计算系统设计程序的方法论和工具。

背景技术

由于高时钟频率处功率系数下降，所以通过增加时钟速度来增强处理器性能的传统手段将达到极限。采用多处理器的计算系统作为计算中性能定标问题（performance scaling problem）的解决方案已出现。多处理器系统的出现要求常规程序设计范例从单线程串行程序设计和顺序执行到并行程序设计和并行执行的根本变化。

从程序设计的观点，从单处理器到多处理器的硬件结构的改变要求重新考虑算法开发和使用存储器与通信的特定最佳方式。新的问题同样存在于对许多同时运转的进程的全然复杂性进行管理中。在多芯芯片上实现多处理器系统的能力急剧地改变处理、存储器存储、和通信之间的平衡。

例如，在传统的单处理器系统中，存储器倾向于大、统一、和分层。在速度和功率方面存储器访问迅速而通信相对地费用高，因此当多个常规单处理器系统连接到一起以形成多处理器系统时策略是使通信最少。在基于高度集成和连接大多芯处理器芯片的多处理器系统中，通信的费用相对地便宜。为处理器向与其它处理器或存储器的有效的通信提供丰富的通信通道，因此，这样的系统中的存储器倾向于是较小的、分布的、并且不太分层的。结果，现代多处理器系统不同的存储器结构和复杂的通信机构提出有意义的程序设计生产率挑战。

因此，需要改善的工具和改善的方法学以改善并行程序设计的生产率。

发明内容

发明的实施方式可在多处理器系统中使用，即在包括多处理器、存储器（统一的和/或分布的）、和通信网络资源的并行计算平台中使用。一个示例性多处理器系统包括称为HyperX结构的系统。总之，HyperX结构的中心核心构件块是可升级的基于单元体的硬件架构、HyperSlice。整个硬件结构通过复制该核心单元体以产生多芯并行处理系统而形成。各个HyperSlice包含DMR（数据存储器和路由器）和处理元件（PE）。DMR提供数据存储器、控制逻辑、寄存器、和用于到处理资源的快速路由选择服务的路由器。DMR结构允许不同可互换的PE在多处理器架构中使用，以优化用于特定应用的系统。HyperX多处理器系统可包括异类或同类阵列的PE。

开发用于这样多种可能的PE组合的并行编译器是令人不敢问津的花费高的任务。本发明的实施方式通过以下方式避开该问题：产生多个自动步骤以有效地将并行程序分解成用于系统中的每个处理器的多个常规串行程序，以便能够使用为单处理器系统编写的常规编译器。

本发明的实施方式在不需要并行程序设计中的专门知识或对机器结构的详细知识的情况下允许有效的程序开发。程序编写成结构上独立于实际处理器核心或使用的其它资源。产生的目标码能够容易地重新将系统中的任何处理器核心作为目标。自动地执行通信、到处理器的任务分配、和对程序变量的存储器分配，以满足诸如等待时间、通过量（throughput）、功率、和资源限制的系统级设计约束条件。通信通过程序中以符号形式表示的信息传递或共享存储器实现，并且不要求需要理解通信架构的硬件结构。产生通信合成过程以无死锁地将符号通信表示转换成有效的物理通信路由选择方案。设计系统具有自上而下的持续的验证流程。高级别处使用的测试能够用于验证设计流程的较低级别处的设计。

最后，本发明的实施方式提供一种机制（mechanism）来图形地或程序地表示和模型化设计中的固有并行性，以手动地或自动地优化并行性，并且图形地和交互地使并行性可视。

在一个实施方式中，描述一种为多处理器系统产生程序的计算机实现的方法。多处理器系统包括多个处理器，其中每个处理器耦联至至少一个其它的处理器，并且其中在相应的处理器之间具有多个通信机构。多处理器系统可包括耦联至处理器、例如散布在处理器中间的多个存储器。更具体而言，多处理器系统可包括耦联至、例如散布在处理器中间的多个通信单元，其中每个通信单元包括存储器和路由选择逻辑。