[发明专利]一种提高列并行单斜率ADC转换速率的系统及方法

权利要求书

1.一种提高列并行单斜率ADC转换速率的系统，其特征在于，包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路（1）、预放大电路（2）、高速动态锁存比较器（5），高速动态锁存比较器（5）的输出端依次连接有N/2-bit计数器（6）、寄存器（7），预放大电路（2）还与电压-时间转换电路（3）连接，两列或两列以上电路共用一个斜坡模块（4）。

2.一种提高列并行单斜率ADC转换速率的方法，其特征在于，采用一种提高列并行单斜率ADC转换速率的系统，其结构为：包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路（1）、预放大电路（2）、高速动态锁存比较器（5），高速动态锁存比较器（5）的输出端依次连接有N/2-bit计数器（6）、寄存器（7），预放大电路（2）还与电压-时间转换电路（3）连接，两列或两列以上电路共用一个斜坡模块（4）；

具体按照以下步骤实施：

步骤1：首先，在CDS双采样电路（1）中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；然后，在预放大电路（2）中，对双采样的电压信号进行预放大处理；接着，各列αx关断，通过βx连接到斜坡模块（4），每一列对该列处理完成的模拟信号Vin进行采样保持；

步骤2：进行第一阶段粗量化，得到P-bit高位量化数字结果；

步骤3：根据不同列比较器输出信号翻转时间的不同，打开该列TDC模块，开始第二阶段细量化，得到Q-bit低位量化数字结果；

步骤4：将步骤2和步骤3得到的高低位量化结果进行数字拟合，完成一行模拟信号到数字信号转换的时间其中f_clk为计数器的时钟频率，转换速率提高了倍，即倍，其中N=P+Q，当P=Q时，转换速率达到最大。

3.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤2具体按照以下步骤实施：高速动态锁存比较器（5）开始第一阶段粗量化，N/2-bit计数器（6）开始第一次计数，当斜坡电压信号Vramp降低到小于某一列或者某几列输入信号Vin时，这一列或者这几列的比较器输出信号发生翻转，N/2-bit计数器（6）停止计数，将量化得到的P-bit高位数字信号存入寄存器（7）中，此时其他列仍处于粗量化阶段。

4.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤3具体按照以下步骤实施：控制αx导通，βx关断，该列或某几列与斜坡模块（4）断开，同时电压-时间转换电路（3）、高速动态锁存比较器（5），N/2-bit计数器（6）开始工作，电流源连接到模拟信号，输入信号根据电流源线性放电，此时ADC处于Q-bit低位比较阶段，当高速动态锁存比较器（5）再次发生翻转时，计数器停止计数，数据暂存到寄存器（7）中，此时该列或几列处于细量化阶段。