[发明专利]一种减少缓冲插入个数的布局方法

说明书

技术领域

本发明涉及集成电路物理设计领域，特别涉及一种把布局，布线和缓冲插入相互结合以减少缓冲数，提高布局质量的方法。

 

背景技术

集成电路物理设计的目的是把电路网表(netlist)在满足一定的约束条件之下进行空间安排的过程。物理设计的主要步骤包括布局（Placement），布线（Routing），构建时钟树(clock tree)以及缓冲插入（buffer insertion）等。其中缓冲插入有时也称为中继元件插入（repeater insertion）。

电路网表是一个由元件和连线所构成的图。布局的任务是把电路网中的元件安排在几何平面或空间中的适当位置，布线是把电路元件之间的连线在平面或空间中做出路线安排。如果布线之后，元件之间存在特别长的连线，那么需要在这些连线当中插入缓冲元件，以保证连线的长度在某一特定长度范围之内。

布局的主要目标是使布线后的电路的延时尽可能短，由于延时的精确计算代价很高，因此这一目标通常被简化成寻求最短连线总长度。此外还要考虑一些其他因素，比如，布局面积，元件和连线的拥挤程度以及布局布线所需耗费的时间等等，这些因素通常以约束条件的方式来表达。布局的效果最终要通过布线来实现。现代布局软件经常同布线软件相结合。一些布局软件把布线拥挤性以及布线长度的估计值作为布局的约束条件，另一些布局软件直接在布局中使用一个快速布线程序对布线长度进行更精确的评估。

虽然已经出现了布局布线相结合的方法，但是大部分布局布线软件并没有同缓冲插入直接结合。

缓冲插入的主要目的是加快信号在电路中传递的速度，缩短信号传递延迟。信号延迟即同导线的电阻R成正比，也同导线的电容C成正比。而电阻和电容又分别同导线长度成正比，因此，信号延迟同导线长度的平方成正比。也就是说，导线长度加倍，则信号延迟增长4倍。所以，同样长度的两段导线上信号延迟的总和只有这两段导线连在一起时的信号延迟的一半。因此，把一个长导线一切两半，中间用缓冲器连接，所得到的新结构的信号延迟有可能比原先的长导线的信号延迟更短。但是，缓冲器本身也有延迟，而且需要功耗，所以并不是缓冲器插得越多越好。关键缓冲长度（Critical Buffer Length）是需要插入缓冲的最短导线长度，比这个长度短的导线不需进行缓冲插入，对超过这个长度的导线插入缓冲才能获得到延迟更短的效果。

根据文献“P. Saxena, N. Menezes, P. Cocchini, and D. A. Kirkpatrick, “Repeater scaling and its impact on CAD,” IEEE Trans. Comput. -Aided Design Integr. Circuits Syst., vol. 23, no. 4, pp. 451–463, Apr. 2004”的分析，在65纳米的集成电路中有35%的单元是插入的缓冲，该文认为，下面几代的集成电路中将有70%的单元是插入的缓冲单元。这些缓冲元件对芯片的性能，功耗，拥挤性等等都会产生不利的影响，并可参考文献C. N. Sze, etl., Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on  (Volume:26 , Issue: 7 )，2007。因此，布局布线的过程中如果能够调整元件之间的距离，尽量使导线长度小于关键缓冲长度，就能减少缓冲元件的插入。但是，很多布局布线软件在这方面有相当的欠缺。

目前物理设计软件所采取的主要方法是先进行布局，然后进行布线，在两者完成之后再进行缓冲插入。布局和布线可能相互结合，但是缓冲插入总是在两者完成之后进行。布局布线的主要目标是布线总长度最短，然而在实现这一目标的时候，通常没有把缓冲插入的问题考虑进去。一个总布线最短的布局布线结果，需要插入缓冲的连线数目并不一定是最少的。