[发明专利]基于DSP与FPGA的单倍率同步动态内存的检测方法

说明书

技术领域

本发明涉及内存检测技术领域，特别是一种基于DSP与FPGA的单倍率同步动态内存的检测方法。 

背景技术

目前单倍率同步内存测试有两种实现方案：

一 、采用专用集成电路（ASIC）设计SDRAM控制芯片实现对其的读写，采用IC实现，至少需要一年以上的周期，成本较高，流片需要十万元的费用，且风险较大，一旦设计上出现错误，将导致上百万元的损失，所以该方案不能满足实际需求。

二 、采用ARM芯片上的SDRAM控制器。ARM上集成了SDRAM接口，可以直接使用这个接口与SDRAM连接就可对其进行读写与比较。其优点是比较简单，只要编写相关的用户程序即可，且成本较低周期较快。但是缺点也很明显的，ARM上的SDRAM接口参数已经固定，无法按照要求进行调整。

发明内容

为克服上述问题，本发明的目的是提供一种基于DSP与FPGA的单倍率同步动态内存的检测方法。

本发明采用以下方案实现：一种基于DSP与FPGA的单倍率同步动态内存的检测方法，其特征在于：在一DSP中编写程序，该程序通过FPGA内存控制器对单倍率同步动态内存进行读写比较，从而确定内存是否出现读写错误。

在本发明一实施例中，所述的DSP能对FPGA内存控制器中的寄存器进行修改，实现单倍率内存各种方式的读写。

在本发明一实施例中，所述的读写包括：随机读写、顺序读写或猝发读写。

在本发明一实施例中，所述DSP通过D/A转换提供给单倍率同步动态内存电源电压，使FPGA对单倍率同步动态内存读写的同时，也能改变该单倍率同步动态内存的工作电压。

在本发明一实施例中，所述的DSP能实现在线升级。

本发明采用了FPGA来实现测试仪，既降低了设计风险，又使成本由原来的数十万元降为数百元，设计周期也由原来的一年降为不到一个月，提高了设计效率.。基于DSP与FPGA的单倍率同步动态内存测试仪，其不仅具有FPGA的高速处理性能，还实现了DSP对FPGA控制，提高了编程的灵活性。

附图说明

图1是本发明硬件连接原理示意图。

图2是本发明DSP程序流程示意图。 

具体实施方式

下面结合附图及实施例对本发明做进一步描述。以下实施例用于说明本发明，不是用来限制本发明。

本实施例提供一种基于DSP与FPGA的单倍率同步动态内存的检测方法，其特征在于：在一DSP中编写程序，该程序通过FPGA内存控制器对单倍率同步动态内存进行读写比较，从而确定内存是否出现读写错误。硬件连接如图1所示。

FPGA是在PAL、GAL、PLD等可编程器件的基础上进一步发展的产物，是可编程逻辑器件中集成度最高的一种。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。本发明通过硬件描述语言对FPGA内部的逻辑模块和I/O模块的重新配置，实现用户的逻辑，即使在设计错误的情况下，仅仅通过修改硬件描述语言即可实现硬件电路的修改。硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。

本发明既降低了设计风险，又使成本由原来的数十万元降为数百元，设计周期也由原来的一年降为不到一个月，提高了设计效率.。基于DSP与FPGA的单倍率同步动态内存测试仪，其不仅具有FPGA的高速处理性能，还实现了DSP对FPGA控制，提高了编程的灵活性。请参见图2，图2是DSP程序流程示意图。本发明具体实现手段主要表现在：

1、在DSP中编写程序产生从00000000h到ffffffffh的数据，用这些数据通过FPGA内存控制器对单倍率内存读写比较，确定内存是否出现读写错误的问题。

2、DSP也可对FPGA内存控制器中的寄存器进行修改，实现单倍率内存各种方式的读写。如随机读写，顺序读写，猝发读写，这样更容易发现故障的内存。