[发明专利]可承受过度电性应力及避免闩锁的静电放电防护电路

说明书

技术领域

本发明是关于一种静电放电防护电路，尤指一种同时具有电压电平侦测电路和静电驱动电路的静电放电防护电路。

背景技术

静电放电(Electrostatic Discharge,ESD)与过度电性应力(Electrical Overstress,EOS)是造成大多数电子元件或电子系统受到破坏的主要因素，使得电子元件或电子系统暂时性失效或是造成永久性的毁坏。这种非预期电性应力破坏会导致电子元件受到伤害，影响集成电路(Integrated Circuits,IC)的电路功能而使得电子产品工作异常。

静电放电破坏的产生，可能肇因于许多因素，而且往往很难避免。例如电子元件或系统在制造、组装、测试、存放等过程中，静电会累积在人体、仪器、储放设备等之中，甚至在电子元件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形成了一条放电路径，使得电子元件或系统遭到静电放电的破坏。

请参考图1，图1为现有的静电放电防护电路100的电路图。静电放电防护电路100用以保护其他电路免于静电放电的破坏。静电放电防护电路100具有时间常数电路110、反相器120以及N型金属氧化物半导体(NMOS)晶体管N2。时间常数电路110由电阻R_A及电容C_A所组成，用以提供一时间常数。此外，NMOS晶体管N2的漏极D、源极S及栅极G分别耦接于接脚130、接地端以及反相器120的输出端。当静电放电的现象发生于接脚130时，因时间常数电路110的动作，而使得反相器120的输入端会处于低电位，进而使得NMOS晶体管N2因其栅极G处于高电位而导通，并形成接脚130与接地端之间的放电路径。此时，静电电流即可经由导通的NMOS晶体管N2即时地被导引掉。

然而，当静电放电防护电路100所保护的电路进行一般操作或闩锁测试(latch up test)时，则可能因过程中发生过度电性应力(EOS)现象，而导致静电放电防护电路100所要保护的电路发生闩锁(latch up)现象。因此，现有的静电放电防护电路100并不具有承受过度电性应力及避免闩锁的功能。

发明内容

本发明提供一种静电放电防护电路，其不但具有静电防护的功能，亦可承受过度电性应力及避免闩锁。

本发明一实施例揭露一种静电放电防护电路，其包括主静电放电电路、电压电平侦测电路以及静电驱动电路。主静电放电电路耦接于第一端子与第二端子之间，并包括控制端。主静电放电电路用以依据控制端的电压建立第一端子与第二端子之间的电性连接。电压电平侦测电路耦接于第一端子及第二端子之间，用以当第一端子的电压高于限定电压时，设定控制端的电压，以驱使主静电放电电路建立第一端子与第二端子之间的电性连接。静电驱动电路耦接于主静电放电电路的控制端，用以于发生静电放电现象时，驱使主静电放电电路建立第一端子与第二端子之间的电性连接。

本发明实施例的静电放电防护电路通过静电驱动电路，于发生静电放电时，可使主静电放电电路形成放电路径，而提供静电放电防护的功能，以避免所要保护的内部电路遭受静电放电的破坏。此外，当第一端子的电压高于限定电压时，本发明实施例的静电放电防护电路通过电压电平侦测电路，驱动主静电放电电路形成放电路径，以使第一端子的电压可快速地降低。如此一来，当第一端子的电压高于限定电压但却因电压上升速度相较于静电放电的速度慢，而未能使静电驱动电路在时间常数内作动时，第一端子过高的电压仍可致能电压电平侦测电路，而可成功地驱动主静电放电电路形成放电路径，以避免所要保护的内部电路因过高的电压而使元件崩溃，进而导致闩锁现象。

附图说明

图1为现有静电放电防护电路的电路图。

图2为本发明静电放电防护电路的示意图。

图3为本发明第一实施例静电放电防护电路的电路图。

图4为本发明一实施例限定电压设定电路的电路图。

图5为本发明另一实施例限定电压设定电路的电路图。

图6为本发明第二实施例静电放电防护电路的电路图。

图7为本发明第三实施例静电放电防护电路的电路图。

图8为本发明第四实施例静电放电防护电路的电路图。

图9为本发明第五实施例静电放电防护电路的电路图。

图10为本发明第六实施例静电放电防护电路的电路图。

图11为本发明第七实施例静电放电防护电路的电路图。