[发明专利]一种嵌入式计算机系统内存数据校验电路及方法

说明书

技术领域

本发明涉及嵌入式计算机系统技术领域，更具体地说，涉及一种嵌入式计算机系统内存数据校验电路及方法。

背景技术

在工业自动化领域中，为了提高系统的可靠性和确定性，一些系统中的关键内存数据通常采用校验电路来检测内存数据是否出错。通常的校验方式是采用ECC（Error Correcting Code，错误检查和纠正）校验，但目前各大CPU厂商只有少数型号的CPU内部集成了ECC校验功能，外置的ECC校验电路由于复杂度较高，没有专门的芯片支持，因此，如何检测CPU的外部SRAM（Static RAM，静态随机存储器）数据是否正确成为了一个难题。另一种内存数据校验的方式是采用软件检测，例如CRC（Cyclic Redundancy Check，循环冗余校验）校验，但是采用软件校验算法速度慢，且需要增加CPU大量负荷，对一些实时性高的应用显然不合适。

发明内容

有鉴于此，本发明提供一种嵌入式计算机系统内存数据校验电路及方法，以实现采用数据备份和读出比较的方法，通过硬件电路即可完成CPU外扩SRAM数据正确性的校验。

为解决上述技术问题，本发明采用的技术方案为：一种嵌入式计算机系统内存数据校验电路，包括：中央处理器、第一静态随机存储器、第二静态随机存储器和可编程逻辑器；其中：

所述中央处理器的总线地址线分别与所述第一静态随机存储器和第二静态随机存储器连接；

所述中央处理器的总线数据线与所述第一静态随机存储器和可编程逻辑器连接，并经过所述可编程逻辑器后与所述第二静态随机存储器连接，通过总线数据线向所述第一静态随机存储器和第二静态随机存储器写入数据；

所述中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚分别与所述第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，所述可编程逻辑器根据所述片选CS脚信号、读出使能OE脚信号和写入使能WE脚信号的输出状态，采集所述第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。

优选地，所述可编程逻辑器包括：缓冲电路、时序检测电路、数据采集电路、数据比较电路和报警输出电路；其中：

所述中央处理器的总线数据线经过所述缓冲电路后与所述第二静态随机存储器连接；

所述时序检测电路分别与所述中央处理器的片选CS脚、读出使能OE脚、写入使能WE脚和所述数据采集电路连接；

当所述时序检测电路检测到所述片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能所述中央处理器向所述第一静态随机存储器和第二静态随机存储器写入数据；

当所述时序检测电路检测到所述片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能所述中央处理器禁止向所述第二静态随机存储器写入数据，并使能所述数据采集电路采集所述第一静态随机存储器和第二静态随机存储器的数据；

所述数据比较电路分别与所述数据采集电路和报警输出电路连接，比较所述数据采集电路采集的所述第一静态随机存储器和第二静态随机存储器的数据，当比较结果不一致时输出内存错误报警至所述报警输出电路。

优选地，所述第一静态随机存储器和第二静态随机存储器具有相同的位宽和时序逻辑。

一种嵌入式计算机系统内存数据校验方法，其特征在于，包括：

向第一静态随机存储器和第二静态随机存储器写入数据；

读取第一静态随机存储器和第二静态随机存储器中的数据；

逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据；

输出比较结果。

优选地，所述向第一静态随机存储器和第二静态随机存储器写入数据具体为：

中央处理器通过总线数据线向第一静态随机存储器写入数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能中央处理器将数据反向后写入第二静态随机存储器。

优选地，所述读取第一静态随机存储器和第二静态随机存储器中的数据具体为：

中央处理器通过总线数据线向第一静态随机存储器读取数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止向第二静态随机存储器写入数据；

可编程逻辑器中的数据采集电路采集第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据。