[发明专利]数据处理方法和系统

说明书

技术领域

本发明整体上涉及数据处理，以及更具体地，涉及管控(handle)对用于将数据处理系统的缓存存储器中的数据缓存块解除分配的请求进行的处理。

背景技术

常规的多处理器(MP)计算机系统(诸如，服务器计算机系统)包括都耦合至系统互连的多个处理单元，系统互连典型地包括一个或多个地址、数据和控制总线。耦合至系统互连的是系统存储器，其代表多处理器计算机系统中最低级别的易失性存储器，并且通常可以由所有处理单元访问以进行读取和写入访问。为了降低对驻留在系统存储器中的指令和数据的访问延迟，每个处理单元典型地进一步由相应的多级别缓存层级结构支持，每个较低级别通常具有依次较长的访问延迟。由此，级别1(L1)缓存的访问延迟通常比级别2(L2)缓存低，L2缓存的访问延迟继而又比级别3(L3)缓存要低。

为了在相互竞争的设计考虑(诸如，功率耗散、尺寸、访问延迟和命中率)之间提供平衡，很多MP系统实现组相联缓存，其将缓存条目归组至同余类(congruence class)，每个同余类包含多个条目，以用于存储共享公共地址索引的缓存线。从每个同余类中的条目移除(收回)缓存线由替换策略控制，优选地，从同余类中选择移除最不可能再次被访问的缓存线。常见的替换策略包括最近最少使用(LRU)和轮询。

对于某些工作负载，缓存硬件所实现的替换策略由缓存的附加软件管理来补充。例如，在某些情况下，程序员或编译器可以将显式指令插入到应用程序中，以引起缓存层级结构将特定缓存线无效或者将特定缓存线冲刷至系统存储器。来自PowerPC指令集架构的缓存管理指令示例列举在下文的表I中。

表I

PowerPC助记符指令名称DCBF冲刷数据缓存线DCBI无效数据缓存线DCBZ零数据缓存线ICBI无效指令缓存线

在某些情况下，例如，通过在缓存线被再次访问之前、无效缓存线或者将缓存线冲刷至系统存储器，显式缓存管理指令可能导致应用程序执行的低效。在这种情况下，在软件管理的无效或冲刷之后对缓存线的访问将引起显著增大的访问延迟，因为缓存线必须再次从系统存储器取回，这可能导致比缓存层级结构的较高级别大两个数量级的访问延迟。

发明内容

在至少一个实施方式中，数据处理系统包括由较高和较低级别缓存支持的处理器核。响应于在处理器核中执行解除分配指令，从处理器核向较低级别缓存发送解除分配请求，该解除分配请求指定与目标缓存线相关联的目标地址。响应于在较低级别缓存处接收到解除分配请求，确定目标地址是否命中较低级别缓存。响应于确定目标地址命中较低级别缓存，将目标缓存线保留在较低级别缓存的数据阵列中，以及更新较低级别缓存的目录中的替换顺序字段，使得目标缓存线响应于后续缓存未命中包括目标缓存线的同余类而更可能从较低级别缓存被收回。

附图说明

图1是根据一个实施方式的示例性数据处理系统的高层框图；

图2A是来自图1的处理单元的高层框图；

图2B是来自图2A的处理器核以及关联缓存层级结构的一个示例性实施方式的更详细框图；

图3示出了来自图2B的较低级别缓存存储器的示例性实施方式；

图4描绘了较低级别缓存的缓存目录的示例性实施方式；

图5示出了根据一个实施方式的编译器的操作；