[发明专利]一种SRAM型FPGA同步开关噪声验证方法

权利要求书

1.一种SRAM型FPGA同步开关噪声验证方法，其特征在于包括单个I/O-BANK中最大同步开关数量验证、不同I/O-BANK间同步开关噪声的相互影响验证和同步开关噪声的影响因素验证；

所述单个I/O-BANK中最大同步开关数量验证包括如下步骤：

(1)选取SRAM型FPGA的一个I/O-BANK；

(2)将此I/O-BANK内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；

(3)将此I/O-BANK内的其它I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响；

(4)配置SRAM型FPGA的内部逻辑，使I/O-BANK内I/O端口翻转个数从0到最大端口数周期性的逐一变化；

(5)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度第一次超过LVTTL协议下最高低电平电压时的同步开关个数；

(6)将步骤(2)中的被干扰线配置为静态高电平电压，执行步骤(3)～(4)；

(7)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度低于LVTTL协议下最低高电平电压的同步开关个数；

(8)将此I/O-BANK内与输出驱动电压管脚相邻的I/O管脚配置为静态低电平电压，作为被干扰线，执行步骤(3)～(5)；

(9)将步骤(8)中的被干扰线配置为静态高电平电压，依次执行步骤(3)、步骤(4)及步骤(7)；

(10)选择其它的I/O-BANK，重复执行步骤(2)～(9)，完成单个I/O-BANK中最大同步开关数量的验证；

所述不同I/O-BANK间同步开关噪声的相互影响验证包括如下步骤：

(a)选择SRAM型FPGA中的一个I/O-BANK；

(b)将其它各个I/O-BANK内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；

(c)将所述选择的I/O-BANK内的I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响；

(d)配置SRAM型FPGA的内部逻辑，使I/O-BANK内I/O端口翻转个数从0到最大端口数周期性的逐一变化；

(e)使用示波器实时检测被干扰线上的噪声大小，记录各个I/O-BANK内的噪声幅度；

(f)将步骤(b)中的被干扰线配置为静态高电平电压，执行步骤(c)～(e)；

(g)将其它I/O-BANK内与输出驱动电压管脚相邻的管脚配置为静态低电平信号，作为被干扰线，执行(c)～(e)

(h)将(g)中的被干扰线配置为静态高电平信号，执行(c)～(e)；

(i)对于剩余的I/O-BANK均重复执行(b)～(h)，完成不同I/O-BANK间同步开关噪声的相互影响的验证；

所述同步开关噪声的影响因素验证包括如下步骤：

(aa)在每个I/O-BANK内选择一个I/O管脚，配置为静态低电平电压，作为被干扰线；

(bb)将所有I/O-BANK内的其它管脚配置为LVTTL协议下的同步开关输出，通过内部逻辑控制输出，逐一增加输出翻转的个数；

(cc)调整干扰线的输出翻转速率，分别测量同步开关噪声的大小；

(dd)调整同步开关的翻转频率，分别在翻转频率为20MHz、40MHz、50MHz、80MHz、100MHz的条件下测量同步开关噪声的大小；

(ee)调整同步开关的负载电容大小，分别在负载电容为34pf、68pf、90pf、180pf的条件下测量同步开关噪声的大小；

(ff)将(aa)中的被干扰线配置为静态高电平电压，执行(bb)～(ee)；

(gg)改变被干扰线的位置，即被干扰线相对于地或者电源管脚的距离，执行(bb)～(ff)，完成同步开关噪声的影响因素的验证。

2.根据权利要求1所述的一种SRAM型FPGA同步开关噪声验证方法，其特征在于：所述同步开关噪声的影响因素包括同步开关的数量、输出翻转速率、输出翻转频率、被干扰线位置以及负载电容大小。

3.根据权利要求1所述的一种SRAM型FPGA同步开关噪声验证方法，其特征在于：所述步骤(3)中设定同步开关的翻转频率为不大于60MHz。