[发明专利]一种触发点快速定位装置

说明书

技术领域

本发明属于数据采集系统技术领域，更为具体地讲，涉及多路并行数据流的数据采集系统中一种触发点快速定位装置，以使显示波形稳定。

背景技术

高速数据采集系统特别是高速数字示波器，其核心是高速模数转换器（ADC）。随着电子技术的不断发展，高速ADC的采样率已经达到了GHz甚至数十GHz，但是采样后的数据接收和处理系统的速度却远远达不到如此高的速度，如FPGA实时处理速度一般最大至600MHz。因此现在的所有高速ADC的采样数据都是通过降速、以多路低速数据流的方式并行输出的，即一个数据同步时钟对应多路并行数据流。在由多片ADC组成的并行采集系统中，则更是以多路并行数据流的方式把采样数据传输至后级处理器中作进一步处理。并行多路数据流的输出方式给高速数据采集触发系统的设计带来了挑战。

触发是高速数据采集系统的重要组成部分，它保证了每次采集数据存储都以输入信号上满足定义的触发条件为依据，使得每次捕获的波形相重叠，从而稳定地显示波形。触发的核心是根据设定的触发条件来精确定位触发点。在单路数据处理的低速采集系统中，其数据和同步时钟是一一对应的，所以触发信号到来后的第一个同步时钟对应的数据即为触发点。但是在并行多路数据处理的高速采集系统中，一个同步时钟对应多路并行数据，于是触发信号到来后，实际的触发点存在于多路输出数据的其中一路上。此时用数据同步时钟很难确定精确的触发点位置。触发点位置的不确定导致触发抖动，降低了整个数据采集系统的触发精度，使得数据采集系统无法稳定显示波形。

在基于并行多路数据处理的高速数据采集系统中，传统的触发点定位方法是以时间间隔测量为基础的，如2011年07月20日授权公告的，公告号为CN101719768B，名称为“一种多ADC并行高速数据采集系统中触发点精确定位的方法”对触发信号上升沿和触发后第一个同步时钟上升沿的时间间隔进行测量，从而确定触发点位置的。

如图1所示，数据采集系统由信号调理通道、触发通道、ADC、FPGA、LCD、DSP以及测时模块TDC组成。模拟输入信号经信号调理通道后，分别送入ADC和触发通道，在触发通道，经比较器产生触发信号，然后将其送入FPGA内的触发模块进行数据存储控制和时间间隔测量。数据存储的控制过程如下：在FPGA内部的触发模块，系统根据用户设定模式（如触发方式，预触发深度等）对触发信号进行相应的处理，产生FIFO的写使能信号，将满足触发条件的数据存下来。FIFO存满之后，处理器控制FIFO将数据读出，进行波形的映射和显示。根据触发信号和同步时钟的相位关系，可确定触发点在哪个同步时钟周期所对应的数据上。为进一步确定触发点在哪一路上，就需要测量触发信号上升沿和触发后第一个同步时钟上升沿的时间间隔。将触发信号和数据同步时钟D_CLK在触发模块中比较产生窄脉冲。由于触发信号的随机性，该时间间隔可能非常小，无法直接在FPGA内部进行精确测量，所以该时间间隔的测量是由外部的测时模块TDC来辅助完成的。首先将该窄脉冲送给测时模块TDC进行展宽，再将展宽后的脉冲送入FPGA内部计数器进行计数，最后将计数结果送入处理器计算出脉冲时间间隔，从而确定出触发点的位置。具体的工作时序如图2所示：

外部测时模块可以采用时间展宽电路，也可以采用测时芯片GP2、GPX等。采用展宽电路的方法，是将该脉冲通过电容充放电的方式进行展宽，然后将展宽的脉冲送入数字电路进行计数来计算该时间间隔的。这是一个快充慢放的过程，首先在T_d时间内，用恒流源I₁对电容快速充电，然后用I₂的恒流源缓慢放电，再通过比较器得到展宽后的脉冲。脉冲展宽过程中，放电时间是微秒级的。在高速数据采集系统中，这大大降低了采集的有效时间，限制了系统性能的提升。比如最具代表性的数字三维示波器，在其对捕获率指标要求越来越高的情况下，这个测时所花费的时间是不能容忍的，所以这种方法在高捕获率的示波器中是完全行不通的。另外一种方法是使用TDC芯片对该时间间隔进行测量，在现有的产品中，只有GPX的测时所占用的时间能满足几十万到上百万幅每秒的波形捕获率要求，但是GPX价格昂贵，使用它使得产品的成本过高；同时它的并行数据输出要占用大量的IO口资源。它同样是不适用的。因此，寻求一种更快更实用的触发点定位方法就显得非常重要。

发明内容

本发明的目的在于克服传统测时模块需要花费大量时间进行测时的不足，提供一种触发点快速定位装置，以增强多路并行数据采集系统中触发点定位的实时处理性能，并提高多路并行数据采集系统的波形捕获率，同时降低了成本。