[发明专利]电路装置、形成电路装置的方法和用于完整性检查的方法

说明书

技术领域

各种实施例一般地涉及一种电路装置、一种用于形成电路装置的方法以及一种用于完整性检查的方法。

背景技术

在硬件安全模块（HSM）中，想要的是，通过独立于中央处理单元（CPU）本身的完整性检查电路来监控程序代码或数据的完整性。完整性检查电路可以以比CPU系统更不易于篡改的方式被实施。例如，完整性检查电路可以被实施为硬连线逻辑。当存储器内容的变化被探测到时，CPU可以被暂停（halt），从而增加整个系统的抗篡改。此外，硬件安全模块可以通过将随机等待状态插入到CPU执行流中来抗边信道攻击（side channel attack）。例如，通过在工作期间（例如在安全性相关的工作期间）监控电源，边信道攻击可以被执行。将随机等待状态插入到CPU执行流中可以随着时间的过去分散功率分布（profile），并且可以去除安全性相关的工作的可见特征。随机等待状态插入可以被用来阻止边信道攻击。完整性检查和随机等待状态插入都可以使CPU的程序执行慢下来。

发明内容

各种实施例提供了一种电路装置，所述电路装置包括：处理器；存储电路，所述存储电路被连接到处理器，其中处理器被配置为访问存储电路；阻塞电路，所述阻塞电路被配置为生成阻止处理器访问存储电路的一个或多个随机等待状态信号；以及完整性检查电路，所述完整性检查电路被配置为在一个或多个随机等待状态信号的等待状态周期期间检查存储电路。

附图说明

在附图中，遍及不同的视图，同样的参考符号一般指的是相同的部件。附图不一定按比例，而是一般地强调图示本发明的原理。在下面的描述中，本发明的各种实施例参照下面的附图被描述，其中：

图1示出了根据实施例的电路装置；

图2A至2C示出了根据实施例的电路装置；

图3示出了根据实施例的时序图；

图4示出了根据实施例的用于形成电路装置的方法；

图5示出了根据实施例的用于完整性检查的方法。

具体实施方式

下面的详细描述参照附图，所述附图借助于图示示出了特定的细节和在其中本发明可以被实践的实施例。

词语“示例性的”在这里被用来意味着“用作例子、实例或图示”。在这里被描述为“示例性的”的任何实施例或设计不一定被解释为比起其它实施例或设计来优选的或有利的。

词语“电路”在这里可以被用来指的是一个或多个电组件的装置，所述一个或多个电组件的装置被配置（例如被布置）来执行功能，其中电路可以被实施，以借助于硬连线逻辑和/或借助于一个或多个可编程的处理器（例如借助于一个或多个可编程的微处理器、例如复杂指令集计算机CISC微处理器、例如精简指令集计算机RISC微处理器、例如数字信号微处理器DSP）来执行该功能。

各种实施例提供了可以在使CPU安全的过程期间提高处理器效率的电路装置。各种实施例提供了可以保持CPU执行速度的电路装置。

图1示出了根据实施例的电路装置102。电路装置102可以包括处理器104和被连接到处理器104的存储电路106。处理器104可以被配置为访问存储电路106。电路装置102可以包括阻塞电路108，所述阻塞电路108被配置为生成一个或多个随机等待状态信号，所述一个或多个随机等待状态信号阻止处理器104访问存储电路106。电路装置102可以包括完整性检查电路112，所述完整性检查电路112被配置为在一个或多个随机等待状态信号的等待状态周期期间检查存储电路106。这些电路或组件（例如处理器104、阻塞电路108、完整性检查电路112、存储电路106）可以经由一个或多个电连接146（例如一个或多个总线线路）被电耦合。

图2A至2C示出了根据实施例的电路装置202。图3示出了根据实施例的时序图300。时序图300可以包括根据电路装置102和电路装置202中的至少一个的电路装置的时序图。

电路装置202可以包括处理器204和被连接到处理器204的存储电路206。处理器204可以被配置为访问存储电路206。电路装置202可以包括阻塞电路208，所述阻塞电路208被配置为生成一个或多个随机等待状态信号，所述一个或多个随机等待状态信号阻止处理器204访问存储电路206。电路装置202可以包括完整性检查电路212，所述完整性检查电路212被配置为在一个或多个随机等待状态信号的等待状态周期期间检查存储电路206。