[发明专利]适用于数字视频编解码的一维离散余弦逆变换模块电路

说明书

技术领域

本发明涉及一种数字视频处理技术，尤其是涉及一种适用于数字视频编解码的一维离散余弦逆变换模块电路。

背景技术

1、视频编解码标准发展背景

随着多媒体技术在军事领域、民用领域的应用范围不断扩大和深入，尤其随着消费类电子产品的不断发展，视频编解码技术已经是当前在国际上备受关注的研究领域。视频编解码技术是构建视频和播放视频的主要技术，是所有视频类应用的根本技术。

随着视频分辨率的不断提高，高清、超高清乃至4K全高清视频分辨率逐渐进入应用环节，不断变大的视频规模对视频编解码技术的实现过程提出了巨大的挑战。针对这个问题，国际上已经提出了多种视频编解码技术标准，比如MPEG1/2/4，H.263/264。目前最新提出的视频编解码标准为HEVC。HEVC全称为HighEfficiency Video Coding，也称为H.265，由JCT-VC小组2010年开始制订并逐渐完善，是目前为止最新的视频编解码技术标准。在HEVC提出之前，可支持的视频分辨率最大为H.264标准中定义的1920×1080。相比之前的标准，使用HEVC标准的算法能够在视频编解码过程中具有更高的压缩比的同时，支持到处理更大分辨率视频流(4K全高清)。

2、IDCT技术背景

离散余弦逆变换IDCT是视频的编解码运算中核心运算过程之一，其运算效率直接影响视频编解码设计性能。在HEVC标准中，根据所处理的数据块定义大小，IDCT的处理过程可以分为4×4、8×8、16×16和32×32四种模式。相较之前的H.264视频标准中定义的最大为8×8数据块，HEVC中最大块定义为32×32，对应的数据量增长到了1024个，所需要处理的数据增大到了原来的16倍。

根据对HEVC的标准定义和HM测试模型的研究，并于H.264标准进行比较，可以总结在HEVC标准定义下的IDCT电路设计存在更高的要求：(1)片上支持的位宽更大；在最大块为32×32的运算过程中，输入数据和输出数据均为16位有符号整数，参数表中的数据最大为7位有符号整数，处理过程中，内部数据最高可达到22位以上。(2)运算更加复杂：IDCT主要使用的运算有加法和乘法两种，由于内部位宽较大，需要使用支持更高位宽的加法器和乘法器来完成。(3)参数更多：32×32的IDCT的运算参数达到1024个，远远多于H.264中定义的8×8块运算使用的参数64个。(4)实时性的挑战：由于视频编解码操作是实时性应用，由于更大的数据规模对系统架构的压力，32×32的IDCT模块的设计中，对数据在模块的输入、输出和中间数据暂存的设计，提出了更高的挑战。

3、现有技术的不足

IDCT实现中的经典算法为基于蝶形运算的CHEN快速IDCT算法，CHEN算法的基本原理包含两部分主要工作：(1)根据输入数据的次序和模式，将输入数据划分成不同大小的多个组，对每个组内的数据多次与不同的系数相乘并累加；(2)对累加结果进行多次蝶形运算获得输出结果。其中(1)中的分组数量和累加次数，(2)中的蝶形运算次数与所处理的模式有关。在32模式下，数据被划分为5个组，其中最大规模的组由16个数据组成，所对应(1)中的乘法次数是256次，累加器使用16个，同时(2)中的蝶形运算需要分为4个阶段进行。经过调研，大部分针对HEVC的IDCT设计均为基于CHEN算法的设计，比如S.Shen的《A UNIFIED4/8/16/32-POINT INTEGER IDCT ARCHITECTURE FOR MULTIPLE VIDEO CODING STANDARDS》(2012)、J.S.Park的《2-D Large Inverse Transform(16×16，32×32)for HEVC(High Efficiency Video Coding)》(2012)。

经过调研，现有设计中存在如下问题：(1)输入输出模式对系统吞吐率的影响：算法中定义的数据输入/输出分别为32个宽度为16位的数据接口，均为并行输入和输出，对系统有猝发大数据传输要求，对系统数据传输的吞吐率要求是每个周期1024bit。(2)算法增大硬件开销和设计复杂度：算法中大量使用了乘法器和加法器，造成对应的硬件开销大。同时算法中的蝶形算法造成大量数据搬运过程，对硬件连线设计也有较高要求。(3)非32×32模式下，运算模块资源的空闲：在非32×32模式下，模块内部资源有大量空闲的现象，尤其是在4×4模式下，模块内部资源利用率低于30％。

发明内容