[发明专利]一种1553B总线电缆网的一体化成型方法

说明书

技术领域

本发明涉及一种电缆网络的成型方法，特别是一种1553B总线电缆网一体化成型的方法，该方法通过一体化的成型方式将1553B总线耦合器、终端器、连接器以及双绞屏蔽电缆连续组网，从而保持整个网络的阻抗匹配性，达到最优的信号传输性能。

背景技术

1553B总线是MIL-STD-1553B的简称，其全称是飞机内部时分制指令/响应式多路传输数据总线。1553B数据总线由于其噪声容限高，通信可靠等优点已经成为航空航天领域占统治地位的系统总线标准，各种新型航空航天武器的控制系统与各个子系统间的数据通路需要大量使用1553B数据总线。

1553B总线电缆网作为总线控制系统的关键物理通路是整个1553B总线的中枢神经系统，主要提供系统控制信号在各终端设备间传输的介质，实现信号的低失真、高质量耦合传输，电缆网的质量直接关系到最终通信的可靠性。

1553B总线电缆网主要由1553B总线耦合器、连接器、终端器、线接器和双绞屏蔽电缆等组成。传统的1553B总线电缆网成型方式是用户采购单独的总线器件，将各个总线器件独立开，然后在各个总线器件之间以线接器进行连接，如图1所示。这样的成型方式在本来特性阻抗一致的双绞屏蔽线之间额外的增添了阻抗不连续点，使整个网络的性能变差，信号产生多次反射，降低了信号质量和传输正确率，同时还增加了网络整体的重量和接触电阻。

发明内容

本发明的技术解决问题是：克服现有的线接器成型方式中存在的阻抗不连续的不足，提供了一种1553B总线电缆网一体化连续成型的方法，可以保持整个电缆网络的阻抗连续，使得信号通过电缆网络传输时的失真减小，传输的准确率提高，同时降低重量和接触电阻，提高使用的可靠性。

本发明的技术解决方案是：一种1553B总线电缆网的一体化成型方法，步骤如下：

(1)根据耦合器的设计尺寸选取印制板，并在印制板上焊接安装耦合变压器线圈及隔离电阻，形成印制板组件；其中变压器线圈共有4个引脚，原边线圈的两个引脚直接通过印制板上的走线在印制板上形成子线正端STUB+、子线负端STUB-，副边线圈的两个引脚通过印制板走线后各连接一个隔离电阻，其中一个隔离电阻未与副边线圈引脚相连的另一端通过印制板上的走线在印制板上形成第一主线正端MAIN1+和第二主线正端MAIN2+，另外一个隔离电阻未与副边线圈引脚相连的另一端通过印制板上的走线在印制板上形成第一主线负端MAIN1-和第二主线负端MAIN2-；

(2)根据耦合器的数量N，采用步骤(1)的方法形成N个印制板组件；

(3)在第一块印制板组件上，在第一主线正端MAIN1+、第一主线负端MAIN1-的对应位置分别焊接第一双绞屏蔽线的高低芯线，在第二主线正端MAIN2+、第二主线负端MAIN2-的对应位置分别焊接第二双绞屏蔽线的高低芯线，在子线正端STUB+、子线负端STUB-的对应位置分别焊接第三双绞屏蔽线的高低芯线；在第二块至第N块印制板组件上各自的第二主线正端MAIN2+、第二主线负端MAIN2-的对应位置分别焊接第二双绞屏蔽线的高低芯线，在子线正端STUB+、子线负端STUB-的对应位置分别焊接第三双绞屏蔽线的高低芯线；

(4)将第k个印制板组件上连接的第二双绞屏蔽线的非焊接端的高低芯线分别焊接在第k+1个印制板组件上的第一主线正端MAIN1+、第一主线负端MAIN1-的对应位置上，k＝1、2、3......N-1；

(5)分别在N块印制板组件上套装耦合器壳体，然后在N个耦合器壳体内同时采用胶进行灌封，并在灌封完成后同时进行常温固化；所述的耦合器壳体为两半式结构，并在所有双绞屏蔽线的出线位置预留有出线孔；

(6)将所有N块印制板组件上连接的第三双绞屏蔽线的非焊接端的高低芯线均焊接上连接器，其中高芯线和连接器的中心导体相连，低芯线和连接器的中间导体相连，连接器壳体和第三双绞屏蔽线的屏蔽层无缝连接；

(7)在第一块印制板组件上连接的第一双绞屏蔽线的非焊接端的高低芯线上焊接终端器，在第N块印制板组件上连接的第二双绞屏蔽线的非焊接端的高低芯线上焊接终端器。

本发明与现有技术相比的优点在于：

(1)接触电阻更小。线接器作为一种电气连接器件，其接触电阻为8mΩ，当各个耦合器之间通过线接器连接后，整个主线网络的接触电阻必然加大，加剧信号的衰减。本发明方法采用一体成型的组网方式，舍弃了中间的线接器，将耦合器内部的印制板组以屏蔽双绞线连续连接成型，使得接触电阻更小。