[发明专利]包括硬件及软件预取的方法和信息处理系统

说明书

技术领域

本文公开内容一般涉及信息处理系统(IHS)，并且更具体地，涉及采用预取(prefetch)以提高性能的IHS。

背景技术

信息处理系统(IHS)包括处理器，该处理器访问主存储器中的可执行代码以处理该代码。使用硬件预取，处理器可以在处理器实际需要执行指令之前从主存储器加载这些指令。处理器可以将这些预取的指令存储在快速内部高速缓存或快速外部高速缓存中，直到处理器执行这些指令为止。这种设置可以加速处理器从主存储器中检索的指令的执行。

IHS也可以采用软件预取以加速指令的执行。在这种方法中，人或编译器可以在程序代码中插入预取指令，以有效地加速对主存储器中的指令的处理器访问。

发明内容

在一个实施方式中，公开了一种预取优化方法，该方法包括：通过信息处理系统(IHS)的预取优化器工具，接收感兴趣的指令序列，该感兴趣的指令序列包括在特定加载指令之前的相对软件预取指令的多个指令。该方法还包括由所述预取优化器工具，在所述IHS的处理器中设置硬件预取机制以从存储器存储中提取指令至多个硬件预取深度中的一个。该方法还包括通过所述预取优化器工具，禁用所述感兴趣的指令序列中的多个特定预取指令。该方法还包括当所述特定预取指令被禁用时，由所述预取优化器工具，测量所述感兴趣的指令序列的执行时间，所述测量在所述硬件预取机制被设置为特定预取深度时由所述预取优化器工具进行。该方法还包括在禁用所述感兴趣的指令序列中的不同的特定提取指令的同时，由所述预取优化器工具将所述硬件预取机制的所述硬件预取深度改变为另一个硬件预取深度，并且重复对所述感兴趣的指令序列的所述执行时间的测量。

在另一个实施方式中，公开了一种信息处理系统(IHS)，其包括处理器和存储器，该存储器连结到所述处理器。所述存储器配置有预取优化器工具，该预取优化器工具接收感兴趣的指令序列，该感兴趣的指令序列包括在特定加载指令之前的相对软件预取指令的多个指令。该预取优化器工具将所述处理器中的硬件预取机制设置为多个硬件预取深度中的一个以从所述存储器中提取指令。该预取优化器工具禁用所述感兴趣的指令序列中的特定预取指令。该预取优化器工具当所述特定预取指令被禁用时，测量所述感兴趣的指令序列的执行时间，所述测量在所述硬件预取机制被设置为特定预取深度时由所述预取优化器工具进行。该预取优化器工具在禁用所述感兴趣的指令序列中的不同的特定提取指令的同时，将所述硬件预取机制的所述硬件预取深度改变为另一个硬件预取深度，并且重复对所述感兴趣的指令序列的所述执行时间的测量。

在又一个实施方式中，公开了一种预取优化方法，该方法包括通过信息处理系统(IHS)的预取优化器工具，接收感兴趣的指令序列，该感兴趣的指令序列包括在特定加载指令之前的相对软件预取指令的多个指令。该方法还包括通过所述预取优化器工具，禁用所述感兴趣的指令序列中的特定预取指令，由此提供禁用特定预取指令。该方法还包括随着所述处理器中的硬件预取机制在多个不同的硬件预取深度之间改变硬件预取深度，所述预取优化器工具测量所述感兴趣的指令序列的执行时间，以确定针对所述不同的硬件预取深度中的每一个和与所述禁用特定预取指令相对应的相应执行时间。该方法还包括：由所述预取优化器工具重复针对所述感兴趣的指令序列中的另一个特定预取指令的禁用和测量，由此提供禁用的另一个特定预取指令，以确定针对所述不同的硬件预取深度中的每一个和与所述禁用的另一个特定预取指令相对应的相应执行时间。

在再一个实施方式中，公开了一种包括计算机可读存储介质的预取优化器工具计算机程序产品。所述预取优化器工具包括第一程序指令，其接收感兴趣的指令序列，该感兴趣的指令序列包括在特定加载指令之前的相对软件预取指令的多个指令。所述预取优化器工具还包括第二程序指令，其将处理器中的硬件预取机制设置为多个硬件预取深度中的一个，以从所述存储器中提取指令。所述预取优化器工具还包括第三程序指令，其禁用所述感兴趣的指令序列中的特定预取指令。所述预取优化器工具还包括第四程序指令，当所述特定预取指令被禁用时，该第四程序指令测量所述感兴趣的指令序列的执行时间，所述测量在所述硬件预取机制被设置为特定预取深度时由所述预取优化器工具进行。所述预取优化器工具还包括第五程序指令，在禁用所述感兴趣的指令序列中的不同的特定提取指令的同时，该第五程序指令将所述硬件预取机制的所述硬件预取深度改变为另一个硬件预取深度并且重复对所述感兴趣的指令序列的所述执行时间的测量。所述第一、第二、第三、第四和第五程序指令存储在所述计算机可读存储介质上。

附图说明