[发明专利]基于乒乓缓冲和消息机制的高精度GPS分布式授时方法无效

专利信息
申请号: 201310000435.1 申请日: 2013-01-04
公开(公告)号: CN103076737A 公开(公告)日: 2013-05-01
发明(设计)人: 黄攀峰;刘正雄;田志宇;孟中杰 申请(专利权)人: 西北工业大学
主分类号: G04R20/04 分类号: G04R20/04;G04R40/06;H04J3/06
代理公司: 西北工业大学专利中心 61204 代理人: 王鲜凯
地址: 710072 *** 国省代码: 陕西;61
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摘要:
搜索关键词: 基于 乒乓 缓冲 消息 机制 高精度 gps 分布式 授时 方法
【说明书】:

技术领域

发明属于GPS分布式授时系统,具体涉及一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法,尤其涉及一种基于乒乓缓冲和消息通知的读写缓存控制机制。

背景技术

空间遥操作系统由分布于不同计算机的多个单元组成,为保证遥操作系统和操作对象系统之间协同工作,确保遥操作指令的一致性和连续性,同时为了测量各个环节产生的时延及大小其变化情况,各环节之间的时间同步精度需要达到1ms。采用传统的网络授时技术(NTP,Network Time Protocal),在局域网内,其时间准确度为10ms,广域网约为1s,远不能满足时延测量精度及时间同步精度要求。另外,作为系统运行平台的Windows操作系统是非实时多任务操作系统,其时钟存在较大的时间漂移率及时间累积误差,测试结果表明,误差达24ms/h。Windows操作系统调度的时间延迟不确定性受多种因素影响,守时性较差,很难获取得较高精度的时间同步效果。

当前,国内外实现精确时钟同步的方法采用纯软件方法居多,软件方法必须考虑时钟同步过程中的网络传输延时、软件算法延时和时钟漂移3个主要因素。同步精度受网络负载和CPU负载影响,还存在网络传输中误码率的问题,且需要频繁地进行时钟漂移补偿,从而会增加CPU占用量。也可采用有软硬件混合的方法来实现时钟同步,其算法表明该方法占用网络带宽较多。时钟同步方法若用FPGA实现的,由于涉及到以太网,还需解决网络通信与被授时设备工作的时间冲突问题;由于这种方法仍然采用Windows操作系统作为双方的控制核心,授时期间会影响被授时设备的正常工作,另外系统响应时间延迟等因素也会影响被授时设备获取最终的时间同步精度。

高精度授时系统取决于两个因素:准确标准的时间源、较高频率的时钟更新速度。

发明内容

要解决的技术问题

为了避免现有技术的不足之处,本发明提出一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法,以硬件对时的精确时钟同步策略来实现空间遥操作系统中各专用设备之间的时钟同步。以GPS卫星同步时钟作为时钟源,利用秒脉冲周期性地给各专用设备对时。时间信息处理完全在FPGA内部完成,既不影响各专用设备的时间同步精度,又不干预专用设备应用程序正常工作。

技术方案

一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法,其特征在于:采用的系统为GPS天线和与之连接的GPS授时中心机,以及安装在各上位机的PCI时统卡,具体步骤如下:

步骤1:GPS授时中心机上的TimeNav授时导航接收机模块接收GPS模拟信号,解码输出两路数字信号:NMEA-0183格式的串行导航、时间报文及秒脉冲信号,然后同步输出多路时间报文信息和秒脉冲信号,传到各用户设备的PCI时统卡中;所述多路的数目与用户设备的数目相等;

步骤2:PCI时统卡将信号转换为TTL电平信号,以解析出的时间报文信息作为时间计数器中年、月、日、时、分和秒的初始值;秒脉冲信号作为每秒起始信息,校准秒及以上的计数器;同时将秒脉冲信号分频得到20微秒计数脉冲;

步骤3:将精确同步后时间计数器的时间信息每20μs写入FPGA内部的两段缓存中;

所述写入方式为:只有其中一段缓存处于被写入状态,另一段则处于空闲状态,每20μs两段缓存的状态交换一次;

步骤4:当需要读取时,只读取处于空闲状态的缓存中的信息,在此过程中,只对另一缓存每20μs更新一次时间信息;

步骤5:当读操作结束时,FPGA会产生一个电平形式的消息标志位,调度器通知读取时间信息操作已完成,两段缓存的状态恢复成步骤3的情况;

当在步骤2中GPS卫星同步时钟意外断电或故障而引起的时间信息中断,FPGA内毫秒计数器计到1000ms时,置溢出标志位置1;若标志位置1之后5μs内没有检测到秒脉冲,则系统进入守时阶段,由时统卡的FPGA内部晶振产生模拟的秒脉冲作为计数模块的秒脉冲输入。

有益效果

本发明提出的一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法,以硬件对时的精确时钟同步策略来实现空间遥操作系统中各专用设备之间的时钟同步。以GPS卫星同步时钟作为时钟源,利用秒脉冲周期性地给各专用设备对时。时间信息处理完全在FPGA内部完成,既不影响各专用设备的时间同步精度,又不干预专用设备应用程序正常工作。

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