[发明专利]用于降低动态功率和峰值电流的SRAM位线和写入辅助装置与方法及双输入电平移位器

说明书

背景技术

超大规模集成(VLSI)电路的低功率运行对于当前和将来的处理器中的省电成为必不可少的。而且，功率效率已经成为对于计算机、处理器、移动电话、平板电脑、微型服务器和上网本市场中的片上系统(SOC)设计的一个主要竞争性度量。然而，由于较高的固有器件变化(例如，晶体管的有效沟道长度Le和阈值电压Vt中的变化)和在低电压下对于导致故障的缺陷的敏感性，对于基于纳米级工艺技术的处理器(例如，亚22-nm)，降低动态功耗变得越来越具有挑战性。

在蜂窝电话、平板电脑、微型服务器和上网本市场空间中，SOC设计变得越来越令人期望且具有竞争性。然而，由于SOC设计上的多个功能单元的复杂性以及功率相对于性能的挑战性的折衷，全局电源(Vcc)SOC轨电压在不同SOC设计之间变化极大。Vcc中的此变化对于例如静态随机存取存储器(SRAM)及其它存储器设计的电路造成了几个难题。

附图说明

依据以下给出的具体实施方式并依据本公开内容的多个实施例的附图，会更充分地理解本公开内容的实施例，然而，这不应认为是将本公开内容局限于具体实施例，而仅是用于解释和理解。

图1是具有用于改进写入操作的至少两个电源的6T SRAM单元。

图2是用于在SRAM阵列的写入操作期间生成用于写入辅助的SramVcc的电路。

图3是传统SRAM阵列的布局。

图4是根据本公开内容的一个实施例的使用了用于降低动态功率和峰值电流的分段的SRAM阵列的布局。

图5是根据本公开内容的一个实施例的用于图4的分段SRAM阵列的读取/写入列选择和位线预充电电路。

图6是根据本公开内容的一个实施例的用于降低动态功率和峰值电流的SRAM阵列的布局分段的方法。

图7是根据本公开内容的一个实施例的具有示出了与图3的传统SRAM阵列相比由于对SRAM阵列进行分段引起的功率节省的波形的曲线图。

图8是具有6T SRAM单元和工作在与SRAM阵列不同的电源上的感测放大器数据输出驱动器的存储器阵列架构。

图9是感测放大器数据输出驱动器和锁存器。

图10是根据本公开内容的一个实施例的具有用以代替图9的感测放大器数据输出驱动器和锁存器的集成锁存器的双输入电平移位器。

图11A-B是根据本公开内容的一个实施例的与图10的具有集成锁存器的双输入电平移位器相关联的时序图。

图12是根据本公开内容的一个实施例的用于减小动态功率和峰值电流的双轨写入辅助电路。

图13是根据本公开内容的一个实施例的示出了与图2的写入辅助电路相比使用图12的双轨写入辅助电路的峰值电流的减小的曲线图。

图14是根据本公开内容的一个实施例的具有分段SRAM阵列布局、具有集成锁存器的双输入电平移位器、和/或双轨写入辅助电路的智能器件或计算机系统或SOC。

具体实施方式

实施例描述了一种装置，包括成组耦合在一起的多个存储器阵列、本地写入辅助逻辑单元、和读取/写入本地列复用器，以使得由组中的本地写入辅助逻辑单元和读取/写入本地列复用器占用的面积小于在使用全局写入辅助逻辑单元和读取/写入全局列复用器时所占用的面积。与传统多个存储器阵列相比，实施例在器件变化的情况下以较小面积影响、在较低功率下实现了对于多个存储器阵列的读取和写入操作。

实施例还描述了一种电平移位器，包括：第一电源，所述第一电源用以为电平移位器的多个晶体管供电；第一输入节点，所述第一输入节点用以接收由在工作第二电源上的电路生成的第一信号，第二电源与第一电源不同；第一n型晶体管，所述第一n型晶体管用以接收第一信号；第二输入节点，所述第二输入节点用以接收第二信号，第二信号是第一信号的反相，第二信号由电路生成；以及第二n型晶体管，所述第二n型晶体管接收第二信号，第一n型晶体管和第二n型晶体管具有交叉耦合到多个晶体管中的一些晶体管的漏极端子。

实施例还描述了一种装置，包括：写入辅助脉冲发生器，所述写入辅助脉冲发生器工作在第一电源上；一个或多个上拉器件，所述一个或多个上拉器件耦合到写入辅助脉冲发生器，一个或多个上拉器件工作在第二电源上，第二电源与第一电源不同；以及输出节点，输出节点用以向存储器单元提供电源。