[实用新型]一种FPGA加密数据流的解密电路

说明书

技术领域

本实用新型涉及数字电路技术领域，尤其涉及FPGA数据流的加解密领域，具体的讲是一种FPGA加密数据流的解密电路。

背景技术

在当下竞争日益激烈的商业以及军事环境中，设计（IP）安全对于数字设计人员而言是一个至关重要的考虑因素。随着FPGA在更庞大、更关键的系统组件中扮演着愈来愈重要的角色，保护设计免受非法复制、逆向工程以及篡改也愈加显得重要。FPGA通过使用128（或更高数位）高级加密标准（AES）算法来对配置数据流进行解密能力可以消除这些顾虑。

FPGA器件在操作过程中，将配置数据存储在SRAM配置单元中。由于SRAM存储器的易失性，每次器件上电后，都必须将配置数据加载到SRAM单元中。通常将配置数据从外部存储器源(例如闪存或配置器件)发送至FPGA,但在此过程中，数据有可能会被拦截，不法分子可以使用截获的配置数据来配置另一个全新的FPGA，使其具有同样的功能。

而使用加密的配置数据流，即使被截获，在不知道密钥的情况下，也无法使用在新的FPGA器件上，因为密钥是被存储在FPGA当中的。

美国专利US6931543公开了一种数据流解密电路，但是其加密和解密的算法是基于64位的自行开发出来的算法。相对于当今广泛商业应用的AES128，192和256位的算法比较，保密性较低。而且，其密钥存储在FPGA当中的易失性存储器中，为保持器件掉电后密钥不丢失，需采用电池供电，如电池出现问题或供电不稳定，系统将会出现严重问题。

美国专利US7675313也公开了一种数据流解密电路，其解密模块的算法采用了AES标准，安全性大大提高；并且其密钥存储在非易失性的存储器中，从而不再需要外加电池。但是，在此方案中采用了3组存储器，即多数胜出的解码方法。这种增加电路复杂度的作法是为了解决非易失性的存储器良率过低的问题，对解密方法没有任何帮助。并且，此方案只能存放一个密钥，如用户想更换密钥或想利用多个密钥作更进一步的加密则没有可能。

实用新型内容

本实用新型实施例提供一种FPGA加密数据流的解密电路，以解决现有技术中的解密电路无法在密钥存储器中存放多个密钥，实现多重解密或损坏解密的问题。

为了达到上述目的，本实用新型实施例公开了一种FPGA加密数据流的解密电路，所述解密电路包括：数据输入接口、指令解码器、移位寄存器、密钥存储器、密钥界面模块、密钥扩展模块以及解密模块；所述数据输入接口分别连接所述指令解码器、移位寄存器和解密模块；所述指令解码器连接所述移位寄存器和密钥界面模块；所述密钥界面模块连接所述密钥存储器和密钥扩展模块；其中，所述数据输入接口用于输入加密的数据文件或密钥指令，并将所述加密的数据文件送到所述解密模块，或将所述密钥指令送到所述指令解码器；当所述密钥指令为密钥写入指令时，所述数据输入接口接收输入的数据文件为密钥，所述指令解码器根据所述密钥写入指令将所述密钥移入所述移位寄存器，当所述移位寄存器位满后，将所述密钥加载到所述密钥界面模块中的密钥移位寄存器上，并写入到所述密钥存储器进行存储；当所述密钥指令为数据解密指令时，所述数据输入接口接收输入的数据为加密数据流，所述加密数据流经字节整合后进入到所述解密模块；所述指令解码器根据所述数据解密指令从所述密钥存储器中选取相应的AES密钥，送至所述密钥界面模块中的密钥移位寄存器，所述密钥扩展模块对所述密钥移位寄存器中的AES密钥进行扩展操作后送至所述解密模块；所述解密模块结合所述扩展后的AES密钥，对所述加密数据流进行解密。

本实用新型实施例的FPGA加密数据流的解密电路，有专门的非易失性密钥存储电路用以存储多个密钥，可进行多重加密和损坏加密，不但没有增加解密电路的复杂度和降低解密电路的编程速度，而且增强了加密数据的安全性，使FPGA的解加密更加可靠安全。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例的FPGA加密数据流的解密电路的结构示意图；

图2为本实用新型实施例的包括密钥移位寄存器以及运算模块的FPGA加密数据流的解密电路的结构示意图；

图3为利用图2所示实施例进行密钥写入的流程示意图；

图4为利用图2所示实施例进行数据流解密的流程示意图；

图5为利用图2所示实施例进行数据流解密的另一个实施例的流程示意图；