[实用新型]高精度网卡接收时间的记录装置

说明书

【技术领域】

本实用新型涉及一种高精度网卡接收时间的记录装置。

【背景技术】

现有网卡收包时间的测量方法，采用CPU软处理的方式，具体为：网卡芯片收到数据包后，会产生中断，CPU在响应中断后，判断收到的数据包是否正确，并记录下CPU响应中断时的时间。这个响应时间来自CPU内部一个定时器的时间。从网卡中断到CPU响应终端这两个动作间的时间被忽略了，这个时间值受CPU负载影响非常大，随CPU负载率的变化而变化，CPU运行负担重时，容易出现记录时间偏差大的问题，而且测量时间值是随机的。如果CPU是ARM类型的CPU，这个时间能达到几十到几百微秒，如果是DSP类型的CPU，则时间也会达到几到几十微秒。对于数据包间隔时间只有几百微秒的情况来说，误差几十微秒是难以容忍的。

【实用新型内容】

本实用新型要解决的技术问题，在于提供一种高精度网卡接收时间的记录装置。

本实用新型是这样实现的：

高精度网卡接收时间的记录装置，包括第一分频器、第二分频器、时间发生器、FIFO缓冲器、配置寄存器、有源钟振以及整形电路；所述第一分频器和第二分频器均连接至所述有源钟振，所述时间发生器由相互连接的年月日时分秒计数器、0.1微秒计数器以及时间记录器组成；所述第一分频器连接所述0.1微秒计数器，所述第二分频器连接所述年月日时分秒计数器和所述0.1微秒计数器，所述整形电路和所述FIFO缓冲器均连接所述时间记录器，所述配置寄存器连接所述年月日时分秒计数器。

进一步地，本实用新型还包括用于接收外部秒脉冲信号的脉冲宽度计数器，所述脉冲宽度计数器通过补偿倍频器连接所述0.1微秒计数器，通过所述配置寄存器设置所述时间发生器的驱动时钟来自所述有源钟振或来自外部秒脉冲信号。

进一步地，CPU通过16位总线访问所述记录装置。

本实用新型具有如下优点：

通过0.1微秒计数器和年月日时分秒计数器使记录装置的时间发生器产生微秒级的时标信息，在网卡产生数据接收中断的同时，时间记录器立即记录该中断所对应的时标，这个时标包括年、月、日、时、分、秒、微秒信息，送入FIFO缓冲器，这样即使CPU没有立即响应该中断，该中断所对应的时标已经完整的记录下来。CPU在响应中断的时候，读取数据包内容，同时读取时间记录器内部FIFO即可获得对应数据包的精确时标，这个时标精度优于0.1微秒（分辨率16.67纳秒）。

通过本实用新型的记录装置记录网卡接收时间不再依赖CPU因此CPU代码的调整变化对实际的测量精度没有影响。即使原来使用实时性很差的ARM CPU，采用本实用新型记录方法后，同样可以得到非常高的时间精度，且CPU不再需要额外开销时间变量，并且能够自动更新，降低了CPU占用率，因此CPU也不再需要开销一个定时器来获得微秒量级的信息。

【附图说明】

下面参照附图结合实施例对本实用新型作进一步的说明。

图1为本实用新型的电原理图。

图2为本实用新型的流程示意图。

【具体实施方式】

请参阅图1和图2所示，对本实用新型一较佳实施例进行详细阐述。

高精度网卡接收时间的记录装置，包括第一分频器、第二分频器、时间发生器、FIFO缓冲器、配置寄存器、有源钟振以及整形电路；所述第一分频器和第二分频器均连接至所述有源钟振，所述时间发生器由相互连接的年月日时分秒计数器、0.1微秒计数器以及时间记录器组成；所述第一分频器连接所述0.1微秒计数器，所述第二分频器连接所述年月日时分秒计数器和所述0.1微秒计数器，所述整形电路和所述FIFO缓冲器均连接所述时间记录器，所述配置寄存器连接所述年月日时分秒计数器。本实施例还包括用于接收外部秒脉冲信号的脉冲宽度计数器，所述脉冲宽度计数器通过补偿倍频器连接所述0.1微秒计数器，所述配置寄存器设置所述时间发生器的驱动时钟来自所述有源钟振或来自外部秒脉冲信号。CPU通过16位总线访问所述记录装置。

请参阅图2，本实用新型的工作原理如下：

步骤1、网卡在收到数据包时，数据接收中断从低电平跳变到高电平，所述整形电路捕获该上升沿信号并输出一单脉冲触发信号；当内部有源钟振为60MHz钟振时，所述脉冲信号的宽度为16.67纳秒；