[发明专利]一种冗余结构存储单元

说明书

技术领域

本发明涉及存储单元，具体涉及一种冗余结构存储单元。

背景技术

SRAM（Static Random Access Memory），即静态随机存取存储器,其具有较高的性能，SRAM作为半导体存储器大家族的主要成员，是世界上应用最广泛的存储器，它是数字处理、信息处理、自动控制设备中不可缺少的部件。

在深亚微米工艺条件下,芯片内部可变性日益增加,电源电压VDD日渐降低,使得SRAM存储单元稳定性受到一定影响,并且随着器件尺寸等比例缩小,芯片集成度升高,封装密度上升,这一系列的变化都会导致一些意想不到的问题,使得半导体存储器件的可靠性变差。例如,高能带电粒子入射SRAM单元敏感节点引起的软错误(Soft Error)问题正日益受到关注。

随着空间技术的快速发展，越来越多的SRAM器件被应用到各类航天器和卫星的控制系统中。在空间辐射环境中，高能粒子（质子、中子、α粒子和其他重离子）轰击微电子电路的敏感区时会引发单粒子效应（Single Event Effect，SEE）。辐射效应可能会引起电路工作的瞬时扰动，可能会改变电路的逻辑状态，甚至引起器件和集成电路的永久损伤。这种由于粒子轰击时产生的单粒子效应而改变存储单元的逻辑状态的现象，称为单粒子翻转单粒子翻转（Single Event Upset，SEU），是各种航天器面临的最主要的可靠性问题之一。对SEU的加固在长期以来都是研究的热点。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的一个目的在于提出一种具有良好的抗软错误能力的静态随机存储单元。

根据本发明实施例的一种冗余结构存储单元，包括：第一开关管（M1）、第二开关管（M5）、第三开关管（M4）和第四开关管（M8）；第一存储管（M2）、第二存储管（M6）、第三存储管（M3）和第四存储管（M7）；以及第一动态漏电补偿管（MD1）、第二动态漏电补偿管（MD2）、第三动态漏电补偿管（MD3）和第四动态漏电补偿管（MD4），其中，所述第一开关管（M1）、所述第二开关管（M5）栅极受字线（WL）控制，漏极与位线（BL）相连，所述第一开关管（M1）源极分别与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，所述第二开关管（M5）源极与所述第二存储管（M6）漏极相连，所述第一存储管（M2）、所述第二存储管（M6）栅极都与所述第三开关管（M4）源极相连，所述第三存储管（M3）漏极与所述第三开关管（M4）源极相连，所述第四存储管（M7）漏极与所述第四开关管（M8）源极相连，源极都接地，所述第三存储管（M3）、所述第四存储管（M7）栅极都与所述第一开关管（M1）源极相连，所述第一存储管（M2）漏极与所述第一开关管（M1）源极相连，所述第二存储管（M6）漏极与所述第二开关管（M5）源极相连，源极都接地，所述第三开关管（M4）、所述第四开关管（M8）栅极受字线（WL）控制，漏极与互补位线（/BL）相连，所述第三开关管（M4）源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，所述第四开关管（M8）源极与所述第四存储管（M7）漏极相连，所述第一动态漏电补偿管（MD1）栅极与所述第二开关管（M5）源极相连，源极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，漏极受动态补偿电压（VD）控制，所述第二动态漏电补偿管（MD2）栅极与所述第四开关管（M8）源极相连，源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，漏极受动态补偿电压（VD）控制，所述第三动态漏电补偿管（MD3）栅极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，源极与所述第二开关管（M5）源极相连，漏极受动态补偿电压（VD）控制，所述第四动态漏电补偿管（MD4）栅极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，源极与所述第四开关管（M8）源极相连，漏极受动态补偿电压（VD）控制。

本发明的静态随机访问存储单元与传统的6T静态随机访问存储单元相比，原有的PMOS负载改进为漏电补偿NMOS管，大大降低发生软错误概率，同时增加了存储信息的冗余节点和反馈通路。当任意单个节点翻转时，能够自行通过冗余节点的信息恢复。本发明的单元面积小、低功耗且与商用工艺兼容，有希望取代传统的6管存储单元成为抗SEU效应SRAM的实现基础。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明