[发明专利]基于LVDS接口的双FPGA雷达回波处理装置及方法

说明书

技术领域

本发明涉及雷达回波处理领域中，应用于需要高计算量及高速数据处理的情况下，特别涉及基于LVDS接口的双FPGA雷达回波处理装置及方法。

背景技术

随着国防科技的深入发展，及现代化武器的不断更迭，因此，对系统仿真及相关领域提出了更高的要求，在现代化战争中，对于雷达信号的处理呈现出数据量高，数据复制度提高的要求，特别是在雷达的系统仿真过程中，雷达的模拟信号要满足各种仿真环境的需要，但在一些简单的雷达信号处理系统中，由于单片FPGA的逻辑资源有限，因此，在某些高吞吐量信号处理的复杂系统中，一片FPGA的逻辑资源已不能满足系统需求，无法获得较高的处理量及数据处理带宽。

在发明人实现本发明过程中，发现现有技术中有以下缺陷，现有技术中，由于单片核心处理装置（FPGA）的逻辑资源是有限的，在某些高吞吐量信号处理的复杂系统中，单片FPGA的逻辑资源已不能满足系统需求，同时系统的性能提高有赖于核心处理装置的性能，制约了雷达数据处理的功能扩展，同时系统造价较高，不能满足系统性能需要不断提高的要求。

发明内容

针对现有技术中的缺陷，本发明解决了现有雷达处理速度及功能的扩展受到核心处理部件限制的问题。

为了解决以上技术问题本发明提供了基于LVDS接口的双FPGA雷达回波处理装置，AD转换器、DA转换器、第一FPGA处理单元及第二FPGA处理单元；所述第一FPGA处理单元包括：中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；所述第二FPGA处理单元包括：解串器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；所述AD转换器的输出与所述中频下变频及第一雷达目标仿真处理模块的输入连接，所述DA转换器的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器的输出通过所述LVDS的多组数据线与所述解串器输入连接，所述RX控制逻辑模块的状态端输出与所述TX控制逻辑模块的状态端输入连接，接收所述RX控制逻辑模块状态。

同时，本发明还提供了一种基于LVDS连接的双FPGA数据处理方法，包括步骤：

第一FPGA判断第二FPGA是否为开启状态，若是并收到来自所述第二FPGA发送的数据发送请求后通过所述LVDS的一对数据线发送数据至第二FPGA，同时将数据有效性信息通过所述LVDS的另一对数据线发送至第二FPGA；

第一FPGA判断第二FPGA是否为开启状态，若否，则发送训练序列至所述第二FPGA；

所述第二FPGA，判断从所述第一FPGA接收的训练序列是否正确，若是，则向所述第一FPGA发送数据发送请求，若否，则对所述训练序列进行状态逻辑调节延迟或随路时钟相位延迟,直到能从所述的第一FPGA接收到正确的训练序列。

与现有技术相比，本发明实施例具有以下优点：通过LVDS接口线连接两片FPGA，从而可在两片FPGA中实现不同的数据处理功能，提高了数据处理能力，满足雷达信号高处理量需要及降低系统设计复杂度，通过该方式可以满足简单系统需要；同时该方法中的片间LVDS接口传输方法也可在高计算量雷达信号处理单元中作为高速自定义接口使用，以扩展数据处理带宽。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1：是本发明基于高速LVDS接口的双FPGA雷达回波处理装置的组成示意图；

图2：是本发明高速LVDS接口数据传输的组成示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中提供了一种基于LVDS接口的双FPGA雷达回波处理装置，如图1所示，包括：模拟/数字转换器AD转换器101、数字/模拟转换器DA转换器102、第一FPGA处理单元103及第二FPGA处理单元104；