[发明专利]时序路径上保持时间的调节装置与方法

权利要求书

1.一种时序路径上保持时间的调整装置，其特征在于，所述时序路径是片上系统中不同芯片间的同一时序路径；所述保持时间的调整装置包含：

设置于所述芯片上的保持时间延时装置；该保持时间延时装置选择给所述时序路径中的数据路径上加上不同的延时；及

设置于所述芯片上的保持时间校验装置；所述保持时间校验装置使用乱序逻辑校验所述时序路径的保持时间是否满足正确时序需要，所述保持时间延时装置基于所述保持时间校验装置的校验结果调整所述延时直至满足正确时序需要。

2.如权利要求1所述的调整装置，其特征在于，所述保持时间延时装置与所述片上系统的主微控制器内核设置在同一个芯片上。

3.如权利要求1所述的调整装置，其特征在于，所述保持时间延时装置包含一多路选择器，该多路选择器设置在所述时序数据路径上，且位于芯片的输入输出管脚和组合逻辑之间。

4.如权利要求3所述的调整装置，其特征在于，所述多路选择器的选择端连接至所述片上系统的保持时间延时选择特殊功能寄存器的输出端，所述多路选择器的数据输入端0-n分别连接1至n+1个串联的延时单元；其中，n≥2。

5.如权利要求4所述的调整装置，其特征在于，当所述校验结果显示所述保持时间不满足正确时序需要时，保持时间延时选择特殊功能寄存器自增1。

6.如权利要求1所述的调整装置，其特征在于，所述保持时间的最大延时为所述时序路径中时钟路径的最大延时减去所述时序路径中数据路径的最小延时。

7.如权利要求1所述的调整装置，其特征在于，所述保持时间校验装置与所述片上系统的主微控制器内核设置在不同的芯片上。

8.如权利要求1所述的调整装置，其特征在于，所述保持时间校验装置包含至少两个可读写的乱序逻辑结果特殊功能寄存器组成，所述至少两个乱序逻辑结果特殊功能寄存器共用一个上电复位信号；各特殊功能寄存器的时钟输入连至所述片上系统上一个乱序逻辑输入时钟特殊功能寄存器的输出，数据输入分别连至逻辑“0”或者逻辑“1”。

9.一种时序路径上保持时间的调整方法，其特征在于，该时序路径是片上系统中不同芯片间的同一时序路径；所述保持时间的调整方法包含：

于所述芯片上选择给所述时序路径中的数据路径上加上不同的延时；

于所述芯片上使用乱序逻辑校验所述时序路径的保持时间是否满足正确时序需要；及调整所述延时直至满足正确时序。

10.如权利要求9所述的调整方法，其特征在于，其使用一保持时间延时装置施加所述延时，所述保持时间延时装置包含一多路选择器，该多路选择器设置在所述时序数据路径上，且位于芯片的输入输出管脚和组合逻辑之间。

11.如权利要求10所述的调整方法，其特征在于，所述多路选择器的选择端连接至所述片上系统的保持时间延时选择特殊功能寄存器的输出端，所述多路选择器的数据输入端0-n(n≥2)分别连接1至n+1个串联的延时单元。

12.如权利要求11所述的调整方法，其特征在于，当所述校验结果显示所述保持时间不满足正确时序需要时，保持时间延时选择特殊功能寄存器自增1。

13.如权利要求9所述的调整方法，其特征在于，所述保持时间的最大延时为所述时序路径中时钟路径的最大延时减去所述时序路径中数据路径的最小延时。

14.如权利要求9所述的调整方法，其特征在于，其使用一保持时间校验装置进行所述校验。

15.如权利要求14所述的调整方法，其特征在于，所述保持时间校验装置包含至少两个可读写的乱序逻辑结果特殊功能寄存器组成，所述至少两个乱序逻辑结果特殊功能寄存器共用一个上电复位信号；各乱序逻辑结果特殊功能寄存器的时钟输入连至所述片上系统上一个乱序逻辑输入时钟特殊功能寄存器的输出，数据输入分别连至逻辑“0”或者逻辑“1”。

16.如权利要求15所述的调整方法，其特征在于，进一步包含：

所述片上系统上电；

翻转所述乱序逻辑输入时钟特殊功能寄存器；

检测所述乱序逻辑结果特殊功能寄存器的输出值是否等于其输入端的值。