[发明专利]一种用于智能变电站终端设备芯片间的通信加速方法

说明书

技术领域

本发明属于电力系统技术领域，涉及一种智能终端设备，特别涉及到智能变电站的终端设备。

背景技术

当前电网发展的一个主要技术方向是组建智能电网，包括一次设备数字化和二次设备的网络化。数字技术，特别是数字硬件平台技术在智能电网二次控制设备中的作用日益突出。相比传统的电网二次设备，它具有非常重要的两个功能：

●传输过程层网络的采样数据等数字化的传感器信息和间隔层的继电保护装置的控制指令；

●传输间隔层和站控层之间的交互信息。

由于智能电网对于基于网络的数据接口能力要求很高，所以目前二次设备数字硬件平台的核心网络接口处理架构多采用CPU和FPGA分工协作的方案，如图1所示。

其中CPU负责数据内容处理，将待发送的报文组帧发送给FPGA，同时接收FPGA接收的报文；FPGA负责数据通信接口，将CPU发送过来的数据以IEEE802.3帧格式传输出去，再将网络接收到的IEEE802.3帧经预处理后发往CPU，从而组成双向数据通信链路。

由于智能电网控制设备对于数据处理的实时性要求很高，CPU处理负荷很大，所以降低通信接口任务的开销非常重要。

目前主流CPU内部运算和操作都是32bit数据位宽，而受到硬件的限制，FPGA与DSP之间的数据总线宽度往往都是在8bit以下。同时，由于网络数据流是以8bit（字节）为基本单位进行编解码，所以在CPU到FPGA方向的数据传输过程中，存在如何高效的将按照32bit为基本单位组织的数据流中的有效数据提取到8bit有效数据的问题，也即将无效的字节准确、高效的去除。

传统做法是由CPU通过移位操作解决该问题，即在CPU内部先对数据进行字节移位操作，将每个32bit的无效字节去除，并将下一个32bit中的有效字节填充进来，组成无冗余信息的32位数据流，然后发送给FPGA。由于32位的CPU在移位和拼数的过程中，需要占用大量的指令周期，会占用了大量的运算时间，而且对于具备高速处理能力的32位CPU来说，这种处理开销效率显得非常低，会降低整个系统的处理性能。

发明内容

本发明的目的在于解决上述CPU向FPGA发送字节流数据时，由于32bit向8bit转换导致的CPU运行效率不高的问题。

为了解决上述问题，本发明采用以下技术方案。

一种用于智能变电站终端设备的芯片间的通信加速方法，其特征在于，所述方法包括以下步骤：

（1）智能变电站终端设备的网络接口CPU根据报文数据特性生成无效数据标志位，所述无效数据标志位采用对其赋值的方式来区分对应的数据是否需要发送，由数据的32bit的高位开始判断该数据是否需要发送，如果该数据需要发送，则将对应的无效数据标志位置成有效数据标志，相反则将对应的无效数据标注位置成无效数据标志；

（2）对所有需要发送的报文数据判断完毕之后，将无效数据标志位组合成8bit的无效标志位数据；

（3）将组合后的无效数据标志位数据与原始数据进行排列；

（4）所述CPU将步骤（3）排列好的无效数据标志位数据与原始数据，按照顺序，以8bit的数据宽度发送给可编程逻辑阵列FPGA；

（5）可编程逻辑阵列FPGA收到数据后，从接收到的数据中识别无效数据标志位数据；

（6）根据无效数据标志位，可编程逻辑阵列FPGA对相应的原始数据进行数据处理，如果根据步骤（1）中CPU预先判断的原始数据对应的无效数据标志位被置成有效数据标志，则保留该8bit的原始数据，反之，则在原始数据流中去除该数据。

本发明具有以下技术效果：

将需要传输的以8bit为单位的字节流数据封装成32位数据流，优化了CPU与FPGA之间的通信流程；极大地降低了CPU的工作量。

表面上看，CPU需要生成无效数据标志位，增加了一项工作，但实际上该项工作的时间开销，对比前述对数据进行移位和拼位的操作，CPU的指令开销大大减少，工作负荷明显降低，明显提高了CPU的工作效率，而且有效降低了CPU软件工程师的开发和调试难度；

有效利用了FPGA的处理特长，将对CPU相对复杂的移位、拼位的工作，在FPGA中完成，通过FPGA对数据流的处理，轻松实现了CPU的复杂工作，并且不会增加处理时延。

附图说明

图1为二次设备数字硬件平台的核心网络接口处理架构硬件结构示意图；

图2为本申请原始数据与无效数据标志位定义；

图3为本申请单包数据的无效数据标志位于原始数据之前的排列方式；