[发明专利]基16布斯乘法器的优化方法

说明书

技术领域

本发明属于电子电路技术领域，特别涉及基16布斯乘法器的优化方法，可用于数字集成电路。

背景技术

高速并行乘法器是现代处理器、图像处理及数字信号处理器中的核心器件，它的性能往往主导了整个处理器的性能。在含有乘法器的数字系统中，由于乘法器的延迟最长，它完成一次操作周期，基本上决定了系统的主频，速度的提高意味着性能的提升。而且在含有16位以上乘法器的处理器中，乘法器的面积将占整个处理器面积的很大比例，面积的减小意味着成本的降低。因此乘法器的速度和面积优化对于整个处理器来说是非常重要的。

传统的布斯乘法器将产生一个由符号位单独占用的一行，多出的一个部分积将直接影响乘法器的速度与面积，如果能够优化掉这一项，将对接下来的部分积压缩减少很大的工作量，因此人们想出了很多方法来解决这一问题。其中：

一种方法是采用“改进的布斯逻辑”这种方法通过将部分积的个数减少一半，以减小后续加法器的运算工作量，使乘法器的运算速度得到了显著提升，但其主要是针对基4布斯编码进行的改进，具有局限性，对于基16布斯编码则不能适用。

另一种改进方法是采用一种新的二进制补码生成方法，使译码产生部分积的最后一项直接就是补码形式，从而省掉译码最后一项的符号部分积。这种方法虽然在二进制补码生成方式上有很好的改进，但是随着乘法器位数的增加，其在运算速度上的优化效果并不明显。

发明内容

本发明的目的在于针对现有技术的不足，提出一种基16布斯乘法器的优化方法，以提高乘法器的运行速度，减小乘法器的面积。

为实现上述目的，本发明的技术方案包括如下步骤：

(1)产生部分积：

(1a)设输入数据为两个n位的二进制数据相乘，采用基16布斯编码结构产生m-1项反码形式部分积，其中m=n/4，n>0；

(1b)采用二进制补码生成第m项部分积；

(2)一次压缩部分积：在第m项部分积生成的同时对步骤(1a)中产生的m项部分积进行有效压缩，最终得到少于m项的部分积；

(3)二次压缩部分积：通过压缩机对步骤(2)中一次压缩后的部分积再进行压缩，直到只剩下两项部分积；

(4)部分积求和：将剩下的两项部分积求和，得到乘法器的输出结果。

本发明由于在第m组部分积生成的同时对先产生的m-1组部分积进行有效压缩，从而减少了部分积的个数，缩小了乘法器的面积，提高了乘法器的整体运行速度。

附图说明

图1为本发明的流程图；

图2为本发明用16×16位乘法器产生部分积的示意图；

图3为本发明用32×32位乘法器产生部分积的示意图。

具体实施方式

参照图1，本发明的具体实现步骤如下：

步骤一，产生部分积。

(1a)采用基16布斯编码结构产生反码形式部分积。

(1a1)对乘数进行二进制表示，即定义n×n位乘法器的乘数为Y的二进制表示式为：Y=y_n-1y_n-2...y_i...y₁y₀，其中最高位y_n-1是符号位，y₀～y_n-2是Y第0位到第n-2位的二进制值；

(1a2)对Y的二进制表示式进行取反加一，将其转换成Y的补码形式，该补码形式的加权表示为：