[发明专利]一种并行解速率匹配方法和装置

权利要求书

1.一种并行解速率匹配方法，其特征在于，所述并行解速率匹配方法包括：

接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

确认并行进行解子块交织的第一路数；

将一循环buffer划分为数量为所述第一路数且等大的RAM；

根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时进行解重复或解打孔；

根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

2.如权利要求1所述的并行解速率匹配方法，其特征在于，所述并行进行解子块交织的第一路数T具体为:

T＝3*2^N，其中N为小于6的非负整数。

3.如权利要求1所述的并行解速率匹配方法，其特征在于，所述将所述交织数据存储到对应的RAM中具体为将所述交织数据中的系统比特、校验1比特和校验2比特，按列分别存储到对应的RAM中。

4.如权利要求1所述的并行解速率匹配方法，其特征在于，还包括：

对所述交织数据进行调整；

所述将所述交织数据存储到对应的RAM中具体为将调整后的交织数据，存储到对应的RAM中。

5.如权利要求4所述的并行解速率匹配方法，其特征在于，在对所述交织数据进行调整前，还包括：

确认将所述交织数据存储到对应的RAM中的起始位置。

6.如权利要求5所述的并行解速率匹配方法，其特征在于，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块大小，rv_idx为冗余版本。

7.如权利要求5或6所述的并行解速率匹配方法，其特征在于，所述对所述交织数据进行调整具体包括：

确认所述交织数据并行输入的第二路数；

将所述交织数据中的校验比特1和校验比特2分开。

8.如权利要求1所述的并行解速率匹配方法，其特征在于，所述对HARQ处理后的交织数据通过并行第一路数进行解子块交织具体包括：

生成解子块交织的读地址；

通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

9.如权利要求8所述的并行解速率匹配方法，其特征在于，所述读地址具体为消除了哑元数据的读地址。

10.一种并行解速率匹配装置，其特征在于，所述并行解速率匹配装置包括：

接收模块，用于接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织后并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

解交织路数确认模块，用于确认并行进行解子块交织的第一路数；

划分模块，用于将一循环buffer划分为数量为所述第一路数且等大的RAM；

存储模块，用于根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或解打孔；

HARQ处理模块，用于根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

解子块交织模块，用于对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

11.如权利要求10所述的并行解速率匹配装置，其特征在于，所述并行进行解子块交织的第一路数T具体为:

T＝3*2^N，其中N为小于6的非负整数。

12.如权利要求10所述的并行解速率匹配装置，其特征在于，所述存储模块具体为将所述交织数据中的系统比特、校验1比特和校验2比特，按列分别存储到对应的RAM中。

13.如权利要求10所述的并行解速率匹配装置，其特征在于，还包括：

数据调整模块，用于对所述交织数据进行调整；

所述存储模块具体为将调整后的交织数据，存储到对应的RAM中。