[发明专利]一种生成伽罗华域乘法器电路的方法及装置

说明书

技术领域

本发明涉及电路领域，尤其涉及一种生成伽罗华域乘法器电路的方法及装置。

背景技术

伽罗瓦域(GF)中元素的乘法被广泛应用在编码和解码系统中。例如通讯系统或存储系统中的里德-索罗门(RS)编码和解码以及BCH(Bose、Ray-Chaudhuri与Hocquenghem的缩写)的编码和解码等。尤其在存储系统中，需要用硬件电路来实现伽罗瓦域乘法器。

在伽罗瓦域中，一个二元域的扩域用GF(2^m)表示。GF(2^m)中的本原元素可设为α，元素可表示为αⁱ，其中i是大于或等于0的正整数。当i大于或等于m时，αⁱ可用α⁰～α¹²的线性表达式来表示，即表示成多项式的形式，即伽罗瓦域中的元素都可表示为次数为m-1次的m个元素相加的多项式形式。例如GF(2⁴)中(m＝4)的元素α²⁰可用多项式形式表示为α²⁰＝0×α³+1×α²+1×α¹+0×α⁰。提取多项式的系数，表达为矩阵形式则为：α²⁰＝[0110]，最高次数为m-1。

根据以上描述，可知当两个元素相乘时，就可表示成两个矩阵形式的多项式相乘。伽罗瓦域中的元素相乘分为两个步骤，首先将两个多项式按照实数域中多项式相乘的方式得到一个乘积，此乘积的多项式的最高次数小于或等于2(m-1)。其次再根据转换规则转换为m-1次的多项式形式。所以在硬件电路实现时，伽罗瓦域的乘法器包含两个部分，一个是乘法器部分，一个是转换器部分，电路比较复杂，消耗的硬件比较多。

发明内容

本发明要解决的技术问题是如何生成简单的伽罗华域乘法器电路。

为了解决上述问题，本发明提供了一种生成伽罗华域乘法器电路的方法，包括：

将进行乘法运算的两个伽罗瓦域元素分别转换为多项式；对转换得到的两个多项式进行实数域的多项式乘法，将乘法结果转换为乘积多项式；

当上述两个多项式中的一个已知时，将该多项式各系数的值代入所述乘积多项式，将所述乘积多项式转换为另一个多项式的系数相加的转换式；

根据该转换式生成逻辑电路，具体包括：为所述转换式中的多项式的系数各设立一个输入端；为所述转换式中的加运算各设立一个对应的门电路，各门电路的输出端用于输出该门电路两个输入端信号的加运算结果，将各门电路的两个输入端分别连接到该门电路所对应的加运算的加数和被加数。

进一步地，将门电路的两个输入端分别连接到该门电路所对应的加运算的加数和被加数是指：

当该门电路所对应的加运算的加数/被加数为多项式的系数时，将门电路的相应输入端连接到为该多项式的系数设立的输入端；当该门电路所对应的加运算的加数/被加数为另一加运算的结果，将门电路的相应输入端连接到为该另一加运算设立的门电路的输出端。

进一步地，在根据该转换式生成逻辑电路的步骤后，还包括：将该逻辑电路转换为硬件电路。

进一步地，所述门电路为异或门。

本发明还提供了一种生成伽罗华域乘法器电路的装置，包括：

乘运算模块，用于将进行乘法运算的两个伽罗瓦域元素分别转换为多项式；对转换得到的两个多项式进行实数域的多项式乘法，将乘法结果转换为乘积多项式；

转换模块，用于当上述两个多项式中的一个已知时，将该多项式各系数的值代入所述乘积多项式，将所述乘积多项式转换为另一个多项式的系数相加的转换式；

逻辑电路生成模块，用于根据该转换式生成逻辑电路，具体包括：为所述转换式中的多项式的系数各设立一个输入端；为所述转换式中的加运算各设立一个对应的门电路，各门电路的输出端用于输出该门电路两个输入端信号的加运算结果，将各门电路的两个输入端分别连接到该门电路所对应的加运算的加数和被加数。

进一步地，所述逻辑电路生成模块将门电路的两个输入端分别连接到该门电路所对应的加运算的加数和被加数是指：

所述逻辑电路生成模块当该门电路所对应的加运算的加数/被加数为多项式的系数时，将门电路的相应输入端连接到为该多项式的系数设立的输入端；当该门电路所对应的加运算的加数/被加数为另一加运算的结果，将门电路的相应输入端连接到为该另一加运算设立的门电路的输出端。

进一步地，所述的装置还包括：