[发明专利]一种用于数据总线上的上拉装置

说明书

技术领域

本发明涉及串行通信总线领域，尤其是涉及一种自动恢复总线锁死的技术领域。

背景技术

在单片机某些通信系统中如I2C/SMbus接口总线中，有些需要外接上拉电阻（芯片内部结构为漏级/集电极开路），以I2C接口为例，I2C 总线只需要由两根信号线组成，一根是串行数据线SDA，另一根是串行时钟线SCL。在系统中，I2C 总线的典型接法如图 1 所示，注意连接时需要共地。一般具有 I2C 总线的器件其SDA 和SCL 管脚都是漏极开路（或集电极开路）输出结构。因此实际使用时，SDA 和SCL 信号线都必须要加上拉电阻Rp（Pull-Up Resistor）。上拉电阻一般取值3～10KΩ。

采用开漏结构的好处是：当总线空闲时，SDA 和SCL两条信号线都保持高电平，不会消耗电流；电气兼容性好。上拉电阻接5V 电源就能与5V 逻辑器件接口，上拉电阻接3V 电源又能与3V 逻辑器件接口；因为是开漏结构，所以不同器件的 SDA 与SDA 之间、SCL 与SCL 之间可以直接相连，不需要额外的转换电路。

I2C总线的规范要求SDA/SCL的上升沿时间要小于1000us,下降沿为300us。同时，I2C总线要求总线上总的等效电容加起来小于400pf。由于受总线杂散、分布电容、电感的影响，通信距离越长，器件越多，则上升沿时间越长，通信速率/通信稳定性会下降，出错/丢包的概率会上升。

如果降低上拉电阻的阻值，则低电平的最大值会变大，成为不可调和的矛盾，尤其是高速模式或是插拔式接口保护电路中带有串联电阻和TVS管。

I2C总线的上升时间由上拉电阻Rp、端接电阻Rs、容性负载Cb等共同决定，在I2C总线上升时间确定时，上拉电阻Rp、端接电阻Rs、容性负载Cb的相互关系如图2所示。

由图2可知，I2C总线的上升时间主要由荣幸负载和上拉电阻决定，在端接电阻为一定数值时，IC总线上升时间tr近似与上啦电阻和容性负载的成绩成正比，在I2C总线上升时间保持不变时，若I2C总线的容性负载增加，为保证I2C总线的上升时间不便，需要减少上拉电阻的数值。

发明内容

为了解决上述技术问题，本发明公开了用于数据总线上的上拉装置。

本发明所述一种用于数据总线上的上拉装置，所述数据总线包括一根串行数据线SDA，和一根串行时钟线SCL，所述串行数据线SDA和串行时钟线SCL分别连接一个上拉电流源电路。

进一步的，所述上拉电流源电路包括至少两个晶体管。第一晶体管和串行数据线SDA相连，第二晶体管和串行时钟线SCL相连。

进一步的，所述的两个晶体管为PNP型晶体管。

进一步的，所述上拉电流源电路还包括两个NPN型晶体管。

进一步的，所述上拉电流源电路还包括一电阻，所述电阻和一NPN型晶体管相连，可以调节所述上拉电流源电路的电流值。

进一步的，所述的数据总线上总的等效电容小于400pf。

进一步的，所述上拉电流源电路中流过各个晶体管的电流相等。

本发明的优点在于：本发明提供一种用于数据总线上的上拉装置，所述数据总线包括一根串行数据线SDA，和一根串行时钟线SCL，所述串行数据线SDA和串行时钟线SCL分别连接一个上拉电流源电路。通过采用电流源电路代替现有技术中的上拉电阻，彻底解决了由于上拉电阻降低，导致的I2C总线的低电平的最大值变大，从而影响通信速率和通信稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的有关本发明的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中上拉电阻和I2C总线的连接电路图；

图2为现有技术中上拉电阻、容性负载和I2C总线上升时间的关系图；

图3为本发明所述的上拉电流源电路与I2C总线的连接关系图。

具体实施方式