[发明专利]自动化测试中扩展输入输出通道的方法

说明书

技术领域

本发明属于自动化测试技术领域，具体涉及一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。

背景技术

随着集成电路技术的不断发展，芯片的规模和复杂度的不断提高，输入输出引脚资源越来越丰富，使得芯片的测试变得更加复杂。但是除了大型的自动化测试机台（Automatic Test Equipment，ATE），常见的测试平台，如PC（Personal Computer）机平台和新型的PXI（PCI eXtensions for Instruments）平台等，仅能提供较少生成采集通道用于数据的生成和采集，不足以覆盖待测芯片的所有输入输出引脚（IO）。这样平台上的测试就不能完备的测试待测芯片的输入输出引脚。

在具体实现输入输出通道扩展时，同一个生成采集通道扩展到多个引脚，其中这些引脚可能既有用作输入引脚需要加载激励，也有作为输出引脚需要采集响应。即生成采集通道在参考时钟某个参考时钟周期需要生成数据，在另一个周期，需要用集数据，即在每一个参考时钟周期动态的更改生成采集通道的生成和采集属性。这一点不仅大大复杂了软件层次对硬件驱动的操作，而且在某些平台上更是不可能实现的。

针对这种情况，本发明提出了基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法，有效的完成了测试向量在测试平台提供的少量生成采集通道与芯片大量输入输出引脚间的交互，并有效的解决了动态分配生成采集属性的问题，实现覆盖待测芯片输入输出引脚的自动化测试。

发明内容

本发明的发明目的在于提供一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。

本发明提供的应用于自动化测试中扩展输入输出通道的方法，首先，在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚，如图1所示；然后，对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，形成引脚配置模块，如图2所示；最后，将各个引脚配置模块中TDO与TDI首尾相连，并进一步构建出多条并行的测试链，如图3所示；

本发明首先在测试平台和待测芯片之间加入FPGA，利用FPGA丰富的输入输出引脚资源实现通道到待测芯片输入输出引脚的扩展，利用FPGA的可重构性在FPGA内实现解决通道扩展和动态分配生成采集属性问题的电路结构。

本发明针对FPGA上每一个连接到待测器件的引脚，进行了配置，如图2所示。 其中，都使用了三个寄存器存储管脚的输入输出的方向属性和值属性：

1. 方向寄存器（T register）：存储管脚的输入输出属性，决定管脚是输入还是输出。存储的值为1时，该管脚为输入管脚；存储的值为0时，该管脚为输出管脚。

2. 输出值寄存器（O register）：存储管脚的输出值属性。当该管脚为输出管脚时，输出的值为该输出值寄存器里存储的值。 

3. 输入值寄存器（I register）：存储管脚的输入值属性。当改管脚为输入管脚时，采集回来的值存放在该输入值寄存器里。

对引脚进行配置的结构称作一个引脚配置块，如图2所示。其中，一个引脚的输入值寄存器I register、输出值寄存器O register和方向寄存器T register；输入多路选择器I MUX的输出端与输入寄存器I register数据输入端相连，输出多路选择器O MUX输出端与输出寄存器O register数据输入端相连，方向多路选择器T MUX输出端与方向寄存器T register数据输入端相连；方向寄存器T register和输出寄存器O register的输出分别与方向锁存器T Latch和输出锁存器O Latch的输入相连，这两个锁存器的输出又分别控制与之相连的三态门Tri-state gate的控制端和数据输入端，而三态门的输出端连接到引脚pad。当更新数据信号UpDate有效时，寄存器里的值将会更新到锁存器：当更新到方向寄存器的值为1时，三态门导通，该引脚作为输出引脚，将输出锁存器的值传递到引脚上去。当更新到方向寄存器的值为0时，三态门关断，三态门的输出端保持高阻态，该引脚作为输入引脚。作为输入引脚时，内部测试信号InTest有效时，将输入的值经由缓冲器Buffer传递到输入多路选择器I MUX的输入端口。