[发明专利]用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构

权利要求书

1.一种串行数据接收器，其包括：

多个第一信道，每个第一信道具有6Gbps串行比特率工作范围，其中所述多个第一信道中的每一个被配置为接收串行比特率高达所述6Gbps串行比特率工作范围的串行数据信号，

第二信道，其具有10Gbps串行比特率工作范围，其中所述第二信道被配置为接收具有所述10Gbps串行比特率的串行数据信号，所述10Gbps串行比特率超过所述多个第一信道中的每一个的所述6Gbps串行比特率工作范围，

时钟信号分配电路系统，其包括：

一组第一导体，其将第一、第二和第三时钟信号分配给所述多个第一信道；和

用于允许所述多个第一信道中的每一个选择所述第一、第二或第三时钟信号以便该信道使用的电路，和

不同于该组第一导体的第二导体，其将所述第三时钟信号分配给所述第二信道。

2.根据权利要求1所述的串行数据接收器，其中所述第一时钟信号适合于所述6Gbps串行比特率工作范围，而所述第三时钟信号适合于所述10Gbps串行比特率工作范围。

3.根据权利要求2所述的串行数据接收器，其中所述时钟分配电路系统包括专用于传输所述第二时钟信号至所述第二信道的电路系统。

4.根据权利要求1所述的串行数据接收器，其中所述第二信道被配置为接收所述第二时钟信号而不接收所述第一时钟信号。

5.根据权利要求1所述的串行数据接收器，进一步包括：

第一锁相环电路，其提供所述第一时钟信号；和

第二锁相环电路，其提供所述第三时钟信号。

6.根据权利要求1所述的串行数据接收器，其中：

所述多个第一信道中的一个信道进一步包括第一发射器电路，其中所述第一发射器电路被配置成将并行数据转换为串行数据，以便以所述6Gbps串行比特率工作范围传输；和

所述第二信道进一步包括第二发射器电路，其中所述第二发射器电路被配置成将并行数据转换为串行数据，以便以所述10Gbps串行比特率工作范围传输。

7.根据权利要求6所述的串行数据接收器，其中：

所述多个第一信道中的一个信道进一步包括第一编码器电路系统和第一解码器电路系统，所述第一编码器电路系统和第一解码器电路系统被配置成工作在所述6Gbps串行比特率工作范围，其中所述第一编码器电路系统的输出耦合于所述第一发射器电路，并且所述第一解码器电路系统的输入耦合为接收所述多个第一信道中的所述一个信道的所述第一时钟数据恢复电路的输出；以及

所述第二信道进一步包括第二编码器电路系统和第二解码器电路系统，所述第二编码器电路系统和第二解码器电路系统被配置成工作在所述10Gbps串行比特率工作范围，其中所述第二编码器电路系统的输出耦合于所述第二发射器电路，并且所述第二解码器电路系统的输入耦合为接收所述多个第一信道中的所述一个信道的所述第一时钟数据恢复电路系统的输出。

8.根据权利要求1所述的串行数据接收器，其中所述时钟信号分配电路系统包括：

与所述多个第一信道中的第一个信道关联的第一可编程元件，其中所述第一可编程元件可操作用于将所述多个第一信道中的所述第一个信道耦合至：（1）所述第一导体中的一个导体；或（2）所述第二导体。

9.根据权利要求1所述的串行数据接收器，进一步包括：

物理编码子层，其耦合于所述多个第一信道和所述第二信道，其中所述物理编码子层的第一部分包括可工作于所述6Gbps串行比特率工作范围的电路系统，并且所述物理编码子层的第二部分包括可工作于所述10Gbps串行比特率工作范围的电路系统，其中所述第一部分耦合于所述多个第一信道，而所述第二部分耦合于所述第二信道；以及

耦合于所述物理编码子层的可编程逻辑器件。