[发明专利]高速放大器

说明书

技术领域

本发明大体上涉及高速放大器，且更特定来说，涉及高速套筒式放大器。

背景技术

转向图1，可看到常规的套筒式放大器100。如图所示，此套筒式放大器100一般包括差分输入对(其一般包括晶体管Q2和Q7)和若干偏置网络(其一般包括叠接晶体管对Q1/Q6、Q3/Q8、Q4/Q9和Q5/Q10)。这些偏置网络通常被配置为电流镜(每一者耦合到二极管式连接的晶体管)或可经配置以使得偏置BIAS1到BIAS4是偏置电压。一般来说，对于高速应用(即，大于10GHz)，寄生效应(例如，寄生电容)可成为问题。具体来说，由晶体管Q1到Q4以及Q6到Q9的配置产生的寄生电容可导致信号降级。

首先看向晶体管Q1到Q3以及Q6到Q8之间的内部节点，偏置网络Q3/Q8和差分对Q2/Q7引入寄生极点(其通常处于跨导与寄生电容CP的比率)。寄生电容CP一般是晶体管Q2、Q3、Q7和Q8的栅极-漏极、源极/漏极-主体以及栅极-源极电容(出于简明起见，通过寄生电容器CP1到CP6来表示)的线性组合。通常，在每一支路中1mA的电流、10mS的跨导和450fF的总寄生电容下，存在处于3.5GHz的极点，且在每一支路中600μA的电流、6mS的跨导下，且因为450fF的总寄生电容，存在处于2.1GHz的极点。归因于强加于放大器100上的低输入涉及的噪声限制，此寄生电容通常较大。因此，需要对由偏置网络Q3/Q8和差分对Q2/Q7的寄生电容引入的极点进行补偿。

转向输入端子INP和INM，晶体管Q2和Q7中的每一者具有栅极-漏极寄生电容(通过寄生电容器CP1和CP3表示)。这些栅极-漏极寄生电容CP1和CP3导致右半平面的零点，其可处于(例如)约20GHz(即，g_mdiff/CP)。因此，需要对由差分输入对Q2/Q7的寄生电容引入的零点进行补偿。

常规电路的实例是第2002/0024382号美国专利核准前公开案。

发明内容

因此，本发明的一实施例提供一种设备。所述设备包括放大器，所述放大器接收输入信号且产生输出信号，其中所述放大器包含：第一晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第一晶体管的所述控制电极接收所述输入信号的第一部分；以及第二晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第二晶体管的所述控制电极接收所述输入信号的第二部分；以及中和网络，其具有：第一中和电容器，其耦合于所述第一晶体管的所述控制电极与所述第二晶体管的所述第二无源电极之间；以及第二中和电容器，其耦合于所述第二晶体管的所述控制电极与所述第一晶体管的所述第二无源电极之间。

根据本发明的一实施例，所述放大器进一步包括：第一输出端子，其适于提供所述输出信号的第一部分；第二输出端子，其适于提供所述输出信号的第二部分；第一偏置网络，其耦合到所述第一和第二晶体管中的每一者的所述第一无源电极；以及第二偏置网络，其耦合到所述第一和第二晶体管中的每一者的所述第二无源电极。

根据本发明的一实施例，所述第一和第二晶体管是MOS晶体管，且其中所述第一和第二晶体管中的每一者的所述第一无源电极、所述第二无源电极和所述控制电极分别是源极、漏极和栅极。

根据本发明的一实施例，所述第一和第二晶体管分别进一步包括第一和第二PMOS晶体管。

根据本发明的一实施例，所述第一偏置网络进一步包括：第三PMOS晶体管，其在其漏极处耦合到所述第一PMOS晶体管的源极；以及第四PMOS晶体管，其在其漏极处耦合到所述第二PMOS晶体管的源极，且在其栅极处耦合到所述第三PMOS晶体管的栅极。

根据本发明的一实施例，所述第二偏置网络进一步包括：第五PMOS晶体管，其在其源极处耦合到所述第一PMOS晶体管的漏极；以及第六PMOS晶体管，其在其源极处耦合到所述第二PMOS晶体管的漏极，且在其栅极处耦合到所述第五PMOS晶体管的栅极。

根据本发明的一实施例，所述第一和第二晶体管是双极晶体管，且其中所述第一和第二晶体管中的每一者的所述第一无源电极、所述第二无源电极和所述控制电极分别是集电极、发射极和基极。

根据本发明的一实施例，所述第一和第二晶体管分别进一步包括第一和第二PNP晶体管。