[发明专利]高速缓冲存储器设备、处理器和信息处理装置

说明书

对相关申请的交叉引用

本申请要求于2011年9月16日提出的日本专利申请No.2011-202740的优先权，该专利申请的全部内容以引用的方式并入本文中。

技术领域

这里所描述的各实施例一般涉及高速缓冲存储器设备、处理器以及信息处理装置。

背景

在信息处理装置中，处理器通过重复从外部输入数据、处理输入的数据以及将处理的结果输出到外部，来执行程序。当没有要被执行的进程时，如当处理器等待从外部输入数据时，或等待通过计时器设置的时间逝去时，处理器进入具有低功耗的待机模式。当处于待机模式下的处理器被通过中断通知从外部输入数据、由计时器设置的时间逝去等等时，处理器再次进入程序被执行并启动中断进程的模式（在下文中，简称为“执行模式”）。

处于待机模式下的处理器通过对于布置在处理器内的各种模块（运算单元、高速缓冲存储器等等）降低时钟的频率、停止时钟信号的供给、停止电能的供给等等，来降低功耗。此时，停止向其供给时钟信号或电能的模块的数量越多，功耗降低的量就越多。特别是，在高度集成的现代处理器中，由于泄漏电流等等，高速缓冲存储器的功耗高。因此，通过在待机模式停止向高速缓冲存储器供给电能，可以预期功耗的显著降低。

基于处理器所使用的数据写入方法的差异，高速缓冲存储器被粗略地分类为直写型和回写型。在包括直写型的高速缓冲存储器的处理器中，在由处理器向主存储器写入数据时，将数据写入到高速缓冲存储器和将数据写入到主存储器是同时执行的。与此不同，在包括回写型的高速缓冲存储器的处理器中，由处理器将数据写入到主存储器只通过将数据写入到高速缓冲存储器中来完成，并且在稍后的适当的时间，数据被写入到主存储器中。

在包括回写型的高速缓冲存储器的处理器中，当将数据写入到高速缓冲存储器的操作完成时，程序的执行可以继续，无需等待将数据写入到主存储器中的操作完成。另外，在处理器多次写入相同地址的数据或高速缓冲存储器的同一线的数据的情况下，这样的数据可以被共同地写入到主存储器中。因此，一般而言，回写型的高速缓冲存储器的处理效率高于直写型的高速缓冲存储器的处理效率，这也会导致功耗的降低。

然而，在包括回写型的高速缓冲存储器的处理器中，当向高速缓冲存储器的电能供给被停止时，需要在只被写入到高速缓冲存储器中但是没有被写入到主存储器中的数据被写入到主存储器中之后停止向高速缓冲存储器进行电能的供给。因此，在回写型的高速缓冲存储器中从执行模式切换到待机模式所需的成本（时间和功耗）高于在直写型的高速缓冲存储器中的成本。尽管在切换到待机模式（在该模式下，向高速缓冲存储器的电能供给被停止）的频率低的情况下进入待机模式所需的成本可忽略，但是，在频率高的情况下，成本不可忽略。例如，在处理器被配置成进入待机模式（在该模式下，向高速缓冲存储器的电能供给被停止）甚至以几毫秒到几十毫秒为单位的非常短的待机时间以便实现功耗的显著降低的情况下，从执行模式到待机模式的切换频繁地发生，从而增大了切换所需的成本，因此，功耗的降低小于预期。

根据常规技术，功耗的降低量是不充分的。

发明内容

各实施例的目标是提供能够抑制从执行模式切换到待机模式所需的时间和功耗的高速缓冲存储器设备、处理器以及信息处理装置。

根据一个实施例，一种高速缓冲存储器设备高速缓冲存储在或将要存储在存储器设备中的数据。该高速缓冲存储器设备包括：包括多个高速缓冲线的存储器区域；以及控制器。当所述高速缓冲线之中的脏线的数量超过预定数量时，控制器将所述脏线的数据写入到所述存储器设备中，所述脏线中的每一个都包含未被写入在所述存储器设备中的数据。

根据上文所描述的高速缓冲存储器设备，可以抑制从执行模式切换到待机模式所需的时间和功耗。

附图简述

图1是示出根据一个实施例的信息处理装置的外观的图；

图2是示出根据一个实施例的信息处理装置的硬件配置的图；

图3是示出根据一个实施例的高速缓冲存储器设备的总览的图；

图4是示出根据第一示例的高速缓冲存储器设备的配置的图；

图5是由根据第一示例的读取控制单元执行的过程的流程图；

图6是由根据第一示例的写入控制单元执行的过程的流程图；

图7是示出根据第二示例的高速缓冲存储器设备的配置的图；

图8是由根据第二示例的读取控制单元执行的过程的流程图；

图9是由根据第二示例的写入控制单元执行的过程的流程图；