[发明专利]采用物理地址预测访问高速缓存的装置

说明书

技术领域

本发明涉及嵌入式处理器领域，尤其是一种访问高速缓存的装置。

背景技术

近年来随着物联网的飞速发展，大量需要操作系统管理的应用程序出现在了移动领域。这些原来只能在桌面机上运行的程序，现在已经要求由嵌入式处理器来完成。这大大推动了嵌入式处理器的研发进程。

各大处理器厂商通常都会通过提高处理器内部各个执行单元的效率和利用率（如多指令发射、乱序执行等方式），来提升嵌入式处理器的整体性能。同时操作系统也会通过内存管理单元（MMU）来进行物理内存的管理，进而实现复杂应用程序在嵌入式处理器上的运行。

参照图1所示，典型的嵌入式处理器架构包括指令取值单元，指令发射单元，内存管理单元，指令执行单元（包括逻辑指令处理单元，协处理器指令处理单元，加载存储指令处理单元等）。通过内存管理单元，指令取值单元从片内高速缓存（或从片外内存）取指令后，通过指令发射单元的合理调度，将指令发射到各个执行单元中执行。嵌入式处理器的设计者针对特定的应用，增加协处理器的加速指令，使得原来需要额外硬件加速器才能完成的任务，直接通过软件就可以实现了。但是无论指令执行单元设计的如何巧妙，处理器和片外内存的交互都是无法避免的，而在类似于多媒体应用的环境中，大量的数据交互更是成为了处理器性能的瓶颈。通常通过访问片上高速缓存而非直接访问片外内存的系统，可以部分解决大量数据交换的瓶颈问题。但是由于操作系统使用了内存管理单元，访问片上高速缓存需要使用物理地址访问，所以每次需要先访问内存管理单元再访问高速缓存，造成每次访问高速缓存都会有一个时钟周期的延迟，最终还是影响了数据交换的性能，此时无论嵌入式处理器其他单元的性能如何强大，都将无法发挥最佳性能。

发明内容

为了克服已有嵌入式处理器在访问高速缓存时存在时延、影响处理器性能的不足，本发明提供一种有效消除访问高速缓存时存在的时延、提升处理器性能的采用物理地址预测访问高速缓存的装置。

本发明解决其技术问题所采用的技术方案是：

一种采用物理地址预测访问高速缓存的装置，所述装置包括：

物理地址预测单元，根据访问高速缓存的虚拟地址和内存管理的物理页面的大小，预测产生访问高速缓存的物理地址；

高速缓存单元，根据访问高速缓存不同的地址，产生相对应的数据；

物理地址产生单元，根据访问高速缓存的虚拟地址，产生物理地址；

物理地址比较单元，比较物理地址预测单元产生的预测物理地址和物理地址产生单元产生的实际物理地址，根据比较的结果生成预测正确或者预测错误信息；

同步执行所述高速缓存单元和物理地址产生单元，根据物理地址比较单元反馈的预测正确与否的信息，决定下一步行为，如果预测正确，则执行下一次访问高速缓存的请求；如果预测错误，则使用物理地址产生单元反馈的物理地址重新访问高速缓存。

进一步，采用两级流水线布置，所述的物理地址预测单元位于流水线的第一级，物理地址产生单元和物理地址比较单元位于流水线的第二级，高速缓存单元的输入位于流水线的第一级，输出位于流水线的第二级。

再进一步，所述的物理地址预测单元中，预测产生访问高速缓存的物理地址由页间地址[M-1:0]和页内偏移[N-1:0]两部分组成，页间地址为预测的物理地址[M+N-1:0]的高M位，页内偏移为预测的物理地址的低N位；N由内存管理的物理页面的大小决定，N=log2（内存管理的物理页面的大小）；页内偏移N位不需要预测，直接使用虚拟地址的低N位，即页内偏移[N-1:0]=虚拟地址[N-1:0]；页间地址M位需要进行预测，预测的物理地址输出到流水线的第二级，根据物理地址比较单元反馈的信息修正预测的页间地址。

更进一步，所述的页间地址预测按照虚拟地址到物理地址直接映射的方式进行预测，即预测的页间地址[M-1:0]=虚拟地址[M+N-1:N]。

或者是：所述的页间地址预测按照最近访问高速缓存的物理地址预测页间地址，即预测页间地址[M-1:0]=最近访问高速缓存的物理地址[M+N-1:N]。

所述物理地址产生单元中，在流水线的第一级输入虚拟地址，在流水线的第二级产生物理地址。

所述物理地址比较单元，比较物理地址预测单元预测的物理地址和物理地址产生单元产生的实际物理地址是否一致，产生高速缓存访问是否有效的标识信号；如果比较结果一致，则产生访问高速缓存有效的标识信息；如果不一致，则产生访问高速缓存无效的标识信息。