[发明专利]一种时钟与数据恢复电路和模拟电路的行为级建模方法

说明书

技术领域

本发明涉及电子电路设计仿真领域，具体是对应用于光纤通信和现代数据通信系统中的时钟与数据恢复电路(Clock and Data Recovery，CDR)进行行为级建模的方法。

背景技术

社会信息化的进程和人们对获取信息的追求推动着通信技术和产业的发展。光纤通信由于其容量大、传输距离远、节省资源、抗干扰、抗辐射等诸多优点，正在得到越来越广泛的应用。在光通信接收机和现代数据通信系统中，时钟与数据恢复电路一直是系统工作频率的“瓶颈”，因此，越来越多的集成电路设计工程师把目光放在了高速率、高性能、低功耗的时钟和数据恢复电路的设计上。

随着深亚微米集成电路工艺的不断演进，芯片的规模和集成度也越来越高。片上系统(System On Chip，SOC)的出现，使得系统逻辑功能的验证成为芯片设计流程中不可缺少的重要环节。传统的晶体管级(transistor level)仿真验证方法效率低下，仿真时间较长，对于SOC的验证是不切实际的。而行为级模型(Behavioral Level Model，BLM)由于不需要模拟内部信号的建立过程，效率得到大大提升。所以，对电路系统进行行为级建模成为顶层模型验证的重要方法。

对于时钟与数据恢复电路行为级建模的实现方法有多种，主要区别在于建模语言的选择，主要包括Matlab和Verilog-A等。由于采用全数字的方法建模效率会更高；另外，顶层验证的主要目的在于分析逻辑功能的正确性，不需要精确的信号建立过程，所以SOC验证者更希望全数字的模型。

但是，现有的SOC不仅包含数字控制逻辑，更包含模拟射频电路。由于Verilog语言等建模语言本身不支持对模拟电压、电流等模拟电路的建模和仿真，造成对模拟电压、电流建模和仿真的困难，使得建模效率低下。

所以，有必要提供一种新的时钟与数据恢复电路的行为级建模方法，以解决上述的问题。

发明内容

本发明的目的在于提供一种时钟与数据恢复电路和模拟电路的行为级建模方法，可以采用Verilog硬件描述语言对时钟与数据恢复电路进行行为级建模，将所有的模拟电路建模在一个模块中，克服了Verilog语言不支持对模拟电压、电流建模和仿真的困难，可以供逻辑验证工程师用数字仿真器做顶层验证，提高了模型验证的效率。

为解决以上技术问题，本发明提供一种时钟与数据恢复电路的行为级建模方法，包括：

步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块；

步骤2、根据上述划分好的电路模块，分别采用Verilog语言进行描述。

进一步地，所述步骤2中，具体包括：对于数字电路，构建相应的逻辑框图，根据逻辑框图用Verilog语言加以描述。

进一步地，所述步骤2中，具体包括：对于模拟电路，采用虚拟高速采样时钟对连续变化的电压和/或电流进行采样离散化操作；采用Verilog语言对离散化操作后的电压和/或电流进行描述。

进一步地，所述采用虚拟高速采样时钟对连续变化的电压和/或电流进行采样离散化操作，具体包括：

在时钟与数据恢复电路外部引入虚拟高速采样时钟；

在虚拟时钟的上升沿或下降沿对连续变化的电压和/或电流进行采样离散化操作；

对离散化后的电压和/或电流累加求和。

进一步地，所述方法进一步包括：得到离散化后的电压和/或电流后，计算电压控制振荡器输出信号的周期，得到输出方波的电平翻转时间，实现频率输出。

进一步地，所述方法进一步包括：针对每一个离散化后的电压都计算出相应的电压控制振荡器输出信号的周期，得到输出方波的电平翻转时间，然后在initial模块中调用forever函数实现电平翻转和频率输出。

为解决以上技术问题，本发明还提供一种模拟电路的行为级建模方法，包括：

采用虚拟高速采样时钟对连续变化的电压和/或电流进行采样离散化操作；

采用Verilog语言对离散化操作后的电压和/或电流进行描述。

进一步地，所述采用虚拟高速采样时钟对连续变化的电压和/或电流进行采样离散化操作，具体包括：

在时钟与数据恢复电路外部引入虚拟高速采样时钟；

在虚拟时钟的上升沿或下降沿对连续变化的电压和/或电流进行采样离散化操作；

对离散化后的电压和/或电流累加求和。