[发明专利]用加法器树状结构的有符号乘累加算法的方法

说明书

技术领域：

本发明涉及硬件乘累加算法，具体涉及一种用加法器树状结构的有符号乘累加算法的方法。

背景技术：

目前，数字信号处理领域常使用的乘累加算法主要为传统的乘法器和累加器算法和DA分布式算法。其中，乘法器和累加器算法在CPU中运行的步骤如下，先计算乘法然后再计算加法，根据需要计算系数项的多少循环上述过程。这种算法的缺点是每做一次乘法运算，CPU耗费的时间比较多，而且当系数比较多时，尤其是做高阶FIR滤波计算时，每计算一次就要重复几千次乘运算。而DA分布算法提前将数据计算好储存在内存中，当需要计算的时候，取出提前算好的数据，直接进行加法计算就可以获得结果。但是，因为DA分布算法需要提前算好数据，所以需要大量的CPU内存去储存数据，对一个16位字宽的1024阶FIR滤波器，其需要的内存大小为2^1024*2字节，对很多嵌入式系统来说很难有这么大的内存供使用。另一方面，由于该算法需要提前将数据计算好存入内存中，所以当系数有所变动时，该算法需要重新计算所有数据，这是它的最大缺点。

发明内容：

本发明的目的是提供用加法器树状结构的有符号乘累加算法的方法，它改变了原来DA分布式算法系数固定的缺点，并且不需要大量的ROM用来作为系数表，所占用芯片的面积更小，实现了符号数的乘累加计算，扩展方便特别适合于可编程逻辑器件的实现。

为了解决背景技术所存在的问题，本发明是采用以下技术方案：它采用补码形式将数据分为系数项和数据项两部分，数据项根据二进制原则进行分解为以BIT位单位，系数项根据加法分配原则与数据项的BIT位进行二进制乘，将乘积进行二进制累加获得最终输出结果。

本发明包含N(乘累加阶数)个数据移位寄存器、N(乘累加阶数)个数据选择开关、加法器和累加器；将要进行处理的数据输入数据移位寄存器，数据选择开关根据输入的数据最低位进行判断，当该数据最低位为1时，数据选择开关选择系数项作为输入，数据选择开关的输出连接加法器树，加法器树将所有输入项进行加法运算，得到的数据相加后的结果输出至累加器，累加器对加法器树的输出结果与累加器内部所储存的上一次的计算结果进行累加输出最终值。

本发明改变了原来DA分布式算法系数固定的缺点，并且不需要大量的ROM用来作为系数表，所占用芯片的面积更小，实现了符号数的乘累加计算，扩展方便特别适合于可编程逻辑器件的实现。

附图说明：

图1是本发明硬结构示意图；

图2是本发明加法器树结构示意图。

具体实施方式：

参看图1-2，本具体实施方式是采用以下技术方案：它采用补码形式将数据分为系数项和数据项两部分，数据项根据二进制原则进行分解为以BIT位单位，系数项根据加法分配原则与数据项的BIT位进行二进制乘，将乘积进行二进制累加获得最终输出结果。

本具体实施方式包含N(乘累加阶数)个数据移位寄存器、N(乘累加阶数)个数据选择开关、加法器和累加器；将要进行处理的数据输入数据移位寄存器，数据选择开关根据输入的数据最低位进行判断，当该数据最低位为1时，数据选择开关选择系数项作为输入，数据选择开关的输出连接加法器树，加法器树将所有输入项进行加法运算，得到的数据相加后的结果输出至累加器，累加器对加法器树的输出结果与累加器内部所储存的上一次的计算结果进行累加输出最终值。

所述的数据移位寄存器，其个数为所实现的乘累加的阶数，该数据寄存器的位宽为输入数据的位宽。数据移位寄存器在时钟信号的作用下，每一个时钟信号令移位寄存器内部的数据向数据低位移动一位。

所述的数据选择开关，其个数为所实现的乘累加的阶数，其选择开关的控制信号为对应的数据移位寄存器的移位输出，输入的数据位乘累加算法的系数项和对应数据位宽的0信号。当控制信号为1时，选择开关切换乘累加算法中的系数项输出，当控制信号为0时，选择开关切换0信号输出。

所述的加法器树为一种多项加法和计算结构，该加法器的输入项对应每个数据选择开关和数据移位寄存器，采用单级或者多级流水线结构，对所有输入的数据进行多项加和运算，输出各项和值并且结果不能溢出。

所述的累加器为一种在时钟信号的控制下将上次累加器输出的数据和本次加法树输出的数据进行加法计算，并将计算结果输出，并在时钟的控制下锁存。锁存的输出值又作为下次计算的输入值参与下次计算过程。