[发明专利]用于占空比失真校正的方法和系统

说明书

技术领域

本发明概括地涉及计算机存储器，更具体地，涉及在双倍数据速率(DDR)存储器系统中的占空比失真的校正。

背景技术

在DDR存储器系统中，数据通过数据查询(DQ)通道以波的形式来作为数据查询传输，其中较高的半个波指示为二进制1，较低的半个波指示为二进制0。DDR存储器作为突发(busting)存储器系统操作。突发存储器系统不以在稳定频率下操作的稳定状态时钟来操作。而是，作为波而发布数据查询选通(data query strobe，DQS)以指示数据正被通过DQ通道传输。波的起伏称为占空比。DQS的占空比必须与DQ中的数据同步。DQ和DQS的对准产生数据眼，该数据眼标记何时应当由存储器系统的锁存器采集数据。DQ和DQS中的起伏可以影响占空比，这导致波变得不对准并且使得数据眼变窄。随着数据眼变窄，DQ误读的概率增加。在DQ和DQS中的一个起伏称为占空比失真。

占空比失真呈现在现代DDR存储器上的DQ和DQS读和写路径两者中。读和写路径中数据眼占空比失真是由存储器控制器驱动器、通道、接收器和/或DDR存储器系统中的数字锁存器产生。训练总线或者DQ比特的字节的一个常规处理是，改变接收器参考电压(VREF)并观察当DQ到DQS内部延迟改变时哪个值导致最大眼开放。该处理不但找到数据眼中的最大开放而且补偿DQ的数据路径占空比失真。在DQ接收器之后并且一路到第一锁存器的DQ占空比失真通过调整VREF而补偿。然而源自时钟的DQ占空比失真不通过该方法来补偿(或者训练排除)。

尽管通常可以训练排除DQ中的占空比失真(如上所述)，DQS还可能具有将裕度进行降级的占空比失真。

发明内容

一个实施方式是占空比校正系统，包括与存储器控制器和突发存储器通信的占空比校正模块。占空比校正模块被配置以确定占空比校正因子。占空比校正模块还被配置以校正在存储器控制器与突发存储器之间的多个差分DQS信号中的占空比失真。占空比校正模块通过向多个差分DQS信号应用占空比校正因子而校正占空比失真。

另一实施方式是突发存储器系统，包括与存储器控制器和突发存储器通信的占空比校正模块，占空比校正模块被配置以确定存储器控制器与突发存储器之间的多个信号中的占空比失真。多个信号包括数据信号和多个突发数据选通信号。突发存储器系统还校正在存储器控制器与突发存储器之间的多个信号中的占空比失真。突发存储器系统通过对数据信号和多个突发数据选通信号进行同步，来校正占空比失真。

另一实施方式是一种用于校正突发存储器系统中的占空比失真的方法。该方法包括确定在存储器控制器与突发存储器之间的多个信号中的占空比失真。多个信号包括数据信号和多个突发数据选通信号。该方法附加包括校正存储器控制器与突发存储器之间的多个信号中的占空比失真。该方法通过对数据信号和多个突发数据选通信号进行同步，来校正占空比失真。

另一实施方式是一种用于在突发存储器系统中校正占空比失真的计算机程序产品，该计算机程序产品包括由处理电路可读的有形存储介质并存储用于执行方法的指令。该方法包括确定存储器控制器与突发存储器之间的多个信号中的占空比失真。多个信号包括数据信号和多个突发数据选通信号。该方法附加包括校正存储器控制器与突发存储器之间的多个信号中的占空比失真。该方法通过对数据信号和多个突发数据选通信号进行同步，来校正占空比失真。

通过本实施方式的技术而认识到附加特征和优点。在此所述的其他实施方式和方面被认为是请求保护的发明的一部分。为了更好地理解本发明及其优势和特征，请参见说明书和附图。

附图说明

在说明书结论处的权利要求书中明确地要求并且特别指出了关于本发明的主题。结合附图并从下文的详细描述中，本发明的前述和其他特征以及优势是显然的，在附图中：

图1图示了在一个实施方式中的写数据传输的框图；

图2图示了在一个实施方式中的具有占空比失真校正的写突发存储器系统的框图；

图3图示了在一个实施方式中的读数据传输的框图；

图4图示了在一个实施方式中的具有占空比失真校正的读突发存储器系统的框图；

图5图示了在一个附加实施方式中的具有占空比失真校正的读突发存储器系统的框图；

图6图示了在一个附加实施方式中的具有占空比失真校正的读突发存储器系统的框图；

图7图示了在一个实施方式中的计算用于校正占空比失真的偏移的处理流；