[发明专利]输入电路

说明书

关联申请

本申请享受以日本申请专利2011-81064号(申请日：2011年3月31日)作为基础申请的优先权。本申请通过参照这个基础申请包含基础申请的全部的内容。

技术领域

本说明书中记载的实施方式涉及输入电路。

背景技术

在半导体集成电路，例如半导体存储装置中，设置在预定的定时导入输入信号的输入电路。一般地，这个输入电路伴随选通(strobe)信号的逻辑变化的定时导入输入信号。

近几年的半导体存储装置例如NAND单元型闪存中，采用40Mbps左右的单倍数据率(SDR)的接口，然而，近几年，为了使NAND型闪存的访问效率提高，将接口设为双倍数据率(DDR)，133Mbps～200Mbps，更要求其以上的速度的接口。

发明内容

本发明的实施方式，提供能在正确的定时导入输入信号的输入电路。

以下说明的实施方式的输入电路包括第1至第3输入电路。第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。

通过本发明的实施形态，可提供能在正确的定时导入输入信号的输入电路。

附图说明

图1是表示第1实施方式涉及的输入电路的构成的等效电路图。

图2A及图2B表示第1实施方式涉及的输入电路的工作。

图3A～图3D表示第1实施方式涉及的输入电路的工作。

图4A～图4D表示第1实施方式涉及的输入电路的工作。

图5是表示第2实施方式涉及的输入电路的构成的等效电路图。

图6A～图6D表示第2实施方式涉及的输入电路的工作。

图7是表示第1实施方式涉及的输入电路的构成的例子的等效电路图。

图8表示本实施方式的比较例。

图9A～图9B表示本实施方式的比较例。

图10表示本实施方式的变形例。

图11表示本实施方式的变形例。

具体实施方式

其次，根据附图说明本发明的实施方式。

[第1实施方式]

最初，参照图1说明第1实施方式。

图1是表示第1实施方式涉及的输入电路100的全部构成的电路图。本实施方式的输入电路100包括第1差动放大电路10，第2差动放大电路20，第3差动放大电路30，和数据锁存电路70。这个输入电路100以如下方式构成：伴随选通信号DQS，或使这个选通信号DQS反向的选通信号BDQS的逻辑变化定时导入输入信号IO。在以下说明构成的细节。

这个第1差动放大电路10是输出将输入信号IO、参考电压(参考信号)VREF差动放大的差动放大信号a，及信号Din的电路。第1差动放大电路10包括PMOS晶体管QP1、QP2，NMOS晶体管QN1、QN2、QN3，和反相器(inverter)电路群40。为了简化信号的逻辑表示，图1中将反相器电路群40作为3段串联连接的反相器示出。只要能得到同样的信号的逻辑，还可以插入NAND门和NOR门等的逻辑电路、传输门、延迟电路等。PMOS晶体管QP1、QP2中，其源极与电源电压端子连接。PMOS晶体管QP1与二极管连接，并且其栅极与PMOS晶体管QP2的栅极连接。

NMOS晶体管QN1、QN2的漏极，分别与PMOS晶体管QP1、QP2的漏极连接。而且，NMOS晶体管QN1、QN2的栅极，分别供给参考电压VREF、和输入信号IO。NMOS晶体管QN3连接在NMOS晶体管QN1及QN2的源极和接地端子之间，向其栅极给予偏置电压Vbias。

第1差动放大电路10，通过对NMOS晶体管QN3给予偏置电压Vbias作用定电流源。其结果，第1差动放大电路10，输出将输入信号IO和参考电压VREF差动放大的差动放大信号a。差动放大信号a，向反相器电路40输入。反相器电路40，将这个信号a的波形整形，输出与输入信号IO同相的信号Din。这里，所谓“同相”意味着与输入信号IO同相的信号Din的相位大致相同。