[发明专利]考虑器件老化的设计集成电路的方法

说明书

技术领域

本发明涉及半导体集成电路设计，并且更具体地，涉及考虑在电路设计中使用的器件的老化可靠性的半导体集成电路设计。

背景技术

半导体器件经受随着使用和随时间使其性能劣化的各种现象。随着制造处理技术的发展，特征尺寸变得更小，当前小到几十纳米，这样加重了这种劣化。在这些现象中，有热载流子注入(HCI)、负偏置温度不稳定性(NBTI)和与时间相关的电介质(栅极氧化物)击穿(TDDB)。器件特性发生的改变改变了电路性能，并且可以引发电路故障。因此，需要在集成电路(IC)的设计阶段模拟这些现象的影响，以便检查和分析可靠性问题，并且在需要的情况下，使得能够修改设计。

超大规模集成电路(VLSI)可以包括几亿个半导体器件。VLSI的设计和制造通常使用将综合、布局和布线算法与IC的性能和行为仿真和用于设计闭合的分析流程集成在一起的计算机辅助设计工具和程序。已知的模拟仿真器是“以集成电路为重心的模拟程序(Simulation program with Integrated Circuit Emphasis，SPICE)”，并且已知的数字仿真器基于Verilog和VHDL(超高速IC硬件描述语言)。

电子设计自动化(EDA)工具通常使用标准单元法，其中不同类型的标准单元被汇编到库中。每个标准单元定义相应逻辑或存储功能(逻辑图)的布局和某些特性(示意图)。所述示意图通常提供网表，网表是对器件(各个晶体管，或晶体管或存储器件的连接组)、对它们与单元内的其它器件的连接、以及用于将该单元连接到其它单元和外部环境的该标准单元的引脚的节点描述。然后，仿真器可以仿真作为定义的输入信号的函数的(包括互连的电阻、电容和电感的影响)网表的电子行为(包括诸如功耗、定时和信号传播延迟的参数)。

通常以逻辑综合工具、布局和布线(PNR)工具和RC提取定义整个IC布局，逻辑综合工具使用标准单元库内的与技术相关的网表，将IC的寄存器传输级(RTL)描述变换为平面布置网表(floor plan netlist)，布局和布线(PNR)工具然后定位并且将所选择尺寸的标准单元的实例与设计特定的单元连接在一起，RC提取计算互连的电特性。然后通过验证工具检验所产生的IC布局的定义，所述验证工具诸如Design Rule Check(设计规则检查，DRC)、Parasitic Extraction(寄生提取，PEX)和Layout Vs Schematic(布局与示意，LVS)，如果需要，以PNR工具反复进行。

标准单元库是通常具有相同高度和各种宽度、不同单元面积和速度的相同标准逻辑功能(诸如门、反相器、触发器、锁存器和缓冲器)的多个定义的集合。典型的标准单元库包含两个主要组件：库数据库，通常包括布局、示意、符号、简介(abstract)和其它逻辑或仿真视图；以及定时简介，其提供每个单元的功能定义、定时、功率和噪声信息。布局数据可以根据美国信息交换标准码(ASCII)以及Synopsys Milky Way格式以多种格式保存，诸如Cadence Design Exchange Format(Cadence设计交换格式，′.def′)和Library Exchange Format(库交换格式，′.lef′)。定时简介可以以例如Synopsis Liberty格式存储。

即使对于新的(未使用过的)单个器件的特性，在器件级别仿真VLSI的网表的行为涉及大量数据和处理。单独地计算组件器件的使用以及由此产生的老化以便计算所导致的老化的VLSI的性能特性将增加数据和处理的量。已经提出根据布局执行单元级计算，仅仅考虑HCI影响，并且按照预期劣化比例外推单元新品变化率，以便仅仅获得定时的结果，从而简化老化计算。然而，这种仿真提议不够灵活或准确，不能考虑其它老化现象，并且不能仿真VLSI的其它性能特性(诸如功率和热效应)的结果，其仅仅在新品状态下分析。

附图说明

以示例方式说明本发明，并且本发明不限于附图中所示的其实施例，在附图中类似的参考号指示类似的要素。为了简单和清楚起见示出图中的要素，并且它们不必按照比例绘制。

图1是根据本发明的一个实施例的以示例方式给出的设计IC的方法的示意方框图，示出了用于仿真IC老化的设计处理步骤和数据文件之间的交互作用；以及

图2是图1的方法中的用于仿真IC性能的老化发展的处理的流程图。

具体实施方式