[发明专利]增量式布局分析

说明书

相关申请及交叉引用

本申请是国际申请日为2008年3月9日、国际申请号为PCT/US2008/056356、于2009年10月26日进入中国国家阶段、中国申请号为200880013643.2的PCT国际申请的分案申请。

根据专利法35U.S.C.§119，本申请要求2007年3月9日提交的第60/894,151号美国临时专利申请的优先权，该临时专利申请标题为“增量式设计规则检查”，发明人为James Paris等人。该临时专利申请以引用方式全部并入本文。

技术领域

本发明用于布局设计数据的增量式分析。本发明的各方面特别有益于基于前次分析的结果，例如设计规则检查分析或设计可制造性分析的结果来分析布局设计数据中的修改。

背景技术

电子电路，例如集成微电路，被使用到汽车、微波、个人计算机等各种产品中。典型的从设计到制造微电路器件过程包括众人所知的“设计流程”的很多步骤。设计流程的特定步骤通常取决于微电路的种类、其复杂性、设计团队和制造微电路的微电路制造商或厂商。通常，软件和硬件“工具”在设计流程的各个步骤，通过运行软件仿真器和/或硬件仿真器，对设计进行验证，并更正设计中的错误或改进设计。

一些步骤在大多数设计流程中是常见的。在初始阶段，一个新电路的技术要求被转换为逻辑设计，有时又称作电路的寄存器传输级(RTL)描述。使用逻辑设计，电路被描述成硬件寄存器之间的信号交换以及对这些信号的逻辑操作。逻辑设计通常利用硬件描述语言(HDL)，例如高速集成电路硬件描述语言(VHDL)。然后分析电路的逻辑以确定其将正确执行该电路所期望的功能。这一分析有时被称作“功能验证”。

在确认逻辑设计的正确性后，通过综合软件将逻辑设计转换为器件设计。器件设计通常用原理图或网表的形式来描述电路中使用的特定电子器件(例如晶体管、电阻器和电容器)以及它们之间的互连。器件设计通常相当于常规电路图显示的代表层次。在这一阶段，使用每个器件假设的速度特性，可对部分电路进行初步的时序估算。另外，分析电子器件间的关系以确定器件设计所描述的电路会正确执行所期望的功能。这一分析有时被称作“形式验证”。

当建立电路器件之间的关系后，设计被再次转换为描述特定几何元素的物理设计。这种类型的设计通常被称作“布局”设计。几何元素通常为多边形，其限定将在各种材料中创建的结构以便制造电路。通常，设计者将选择若干组代表电路器件元件(如接触件、栅等)的几何元素并把它们放置在设计区域中。这些几何元素组可以是定制设计的、从以前创建的设计库中选择的、或二者的某种组合。然后在几何元素间走线，这些线组成了用于互连电子器件的布线。布局工具(通常称作“布局布线”工具)，如Mentor Graphics的ICStation或Cadence的Virtuoso，经常用于执行这些任务。

对于一个布局设计，电路的每个物理层在设计中均有对应的层表示，层表示中描述的几何元素限定将组成电路器件的电路器件元件的相对位置。因此，注入层表示中的几何元素限定将发生(不发生)掺杂的区域，金属层表示中的几何元素限定在金属层中连接电路器件的导线将形成的位置。

进一步地，可以修改布局设计以利用一个或更多分辨率增强技术(RET)。这些技术改善光刻制造工艺中根据布局设计创建的光罩/掩膜的可用分辨率。一种此类的修改工艺，有时称作光学邻近修正(OPC)工艺，可将诸如衬线或印压之类的特性加入到已有的布局设计数据中，以便改善根据修改后的布局设计数据生成的掩膜的分辨率。例如，光学邻近修正工艺可修改矩形多边形，从而包括“锤头”外形以在多边形拐角处降低光刻图像的圆形程度。

通常设计者会在布局设计数据被定稿以创建光刻掩膜前执行一个或更多过程以对其进行分析。例如，分析布局设计数据以确认其准确地代表电路器件，并且它们之间的关系正如器件设计中所描述的。这种类型的分析通常称为“布局经原理图检查”。分析布局设计数据还可确认其遵从各种设计要求，例如，在几何元素间提供最小间距。这类分析一般称为“设计规则检查”。进一步地，分析布局设计可识别一些可行的修改，以补偿制造过程的局限。例如，使用者可分析布局设计数据以确定是否可移动或更改一个或更多几何元素从而改善其可制造性，或是否可为在制造过程期间有较高可能产生故障的几何元素添加冗余几何元素到设计中作为备份。这类分析一般称作“设计可制造性检查”或“光刻友好设计检查”。类似地，在光学邻近修正工艺之后，设计者可分析布局设计数据以确定任何进一步的增强修改是否必要。