[发明专利]一种双位线亚阈值存储单元电路

说明书

技术领域

本发明涉及亚阈值设计中，亚阈值工作区域下的低功耗存储单元，尤其是一种双位线亚阈值存储单元电路，属于集成电路设计技术领域。

背景技术

静态随机存储器(SRAM)是现代数字系统的重要组成部分，往往占据了系统芯片的大部分面积，也往往是系统设计的功耗瓶颈。随着市场对各种便携式设备需求的不断提高，对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压VDD进入电路的亚阈值区域：电源电压VDD小于阈值电压Vth，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。

静态随机存储器是数字电路设计的重要组成部分，它的失效率将直接影响系统的良率。随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度T_OX以及掺杂分布等工艺波动性对器件带来的影响愈发不容忽视。其中随机掺杂波动(Random Dopant Fluctuation，RDF)的影响最大，它会严重影响小几何尺寸晶体管的阈值电压(Vth)，特别是SRAM单元，导致失效率的迅速上升。在典型的超阈值六管存储单元单元设计中，设计者可通过平衡下拉晶体管、上拉晶体管和访问晶体管之间的驱动比关系，在满足良率需求的同时达到存储器单元的密度要求。但是，在亚阈值区域晶体管驱动电流和阈值电压成指数关系，器件工艺偏差对存储单元良率的影响也变得更具挑战性，仅靠单纯的调节器件尺寸已不能满足设计需要。存储单元结构设计成为了亚阈值存储电路平衡读写操作，协调各失效率，满足设计良率要求的关键。随着半导体器件集成度的提高，特征尺寸的不断缩小，必然引起静态漏电流的增加。同时需要注意的是，存储阵列的工作特性决定了其部分单元将长时间处于不工作的状态(Standby Operation)。考虑到存储阵列的组成晶体管数量众多，存储阵列静态能耗相应迅速增加进而降低产品的使用寿命和可靠性。因此，如何通过电路设计降低存储阵列中存储单元的动态能耗以及静态漏电流，同时保证设计性能，亦即在保证一定的工作电流的基础上降低存储单元漏电流，成为存储阵列设计的重要研究方向之一。

发明内容

本发明要解决的问题是：由于亚阈值存储单元采用了较低的电源电压来获取超低能耗，其受到工艺尺寸、工艺偏差的影响更加严重，需要解决存储单元的噪声容限较小的问题，在保证一定的工作电流的基础上降低存储单元漏电流。

为解决上述技术问题，本发明采取以下技术方案：

一种双位线亚阈值存储单元电路，其特征在于，包括四个PMOS管P1～P4及六个NMOS管N1～N6，构成双端读写的亚阈值存储单元电路，具有一对写位线和一对读位线，其中：

四个PMOS管P1～P4的衬底分别与各自的栅端连接，六个NMOS管N1～N6的衬底均接地GND；NMOS管N1的漏端和栅端分别与PMOS管P1的漏端和栅端连接在一起，构成第一反相器；NMOS管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，构成第二反相器；第一反相器与第二反相器连接成交叉耦合：NMOS管N1栅端、PMOS管P1的栅端与NMOS管N2的漏端以及PMOS管P2的漏端连接在一起，NMOS管N2的栅端、PMOS管P2的栅端与NMOS管N1的漏端以及PMOS管P1的漏端连接在一起，PMOS管P1、P2的源端均与电源电压VDD连接；NMOS管N3的源端、NMOS管N5的栅端与PMOS管P1的漏端及NMOS管N1的漏端连接在一起，NMOS管N3的栅端连接写字线WWL，NMOS管N3的漏端连接写位线WBL，NMOS管N5的漏端连接PMOS管P3的漏端，PMOS管P3的栅端连接读字线RWL，PMOS管P3的源端连接读位线RBL，NMOS管N4的源端、NMOS管N6的栅端与PMOS管P2的漏端及NMOS管N2的漏端连接在一起，NMOS管N4的栅端连接写字线WWL，NMOS管N4的漏端连接另一根写位线WBLB，NMOS管N6的漏端连接PMOS管P4的漏端，PMOS管P4的栅端连接读字线RWL，PMOS管P3的源端连接另一根读位线RBLB，NMOS管N1、N2、N5、N6的源端均接地GND。

与现有技术相比，本发明具有以下优点及显著效果：

(1)本发明设计的存储单元采用双位线结构，即写位线和读位线分离，这样就显著减小了串联在写位线和读位线上的晶体管的数量，从而显著减小了写位线和读位线上的电容，进而提高了充放电速度，降低了动态能耗；