[发明专利]一种现场可编程门阵列逻辑在线加载的方法和装置

权利要求书

1.一种现场可编程门阵列逻辑在线加载的方法，其特征在于，包括：

主配置芯片将现场可编程门阵列(FPGA)的逻辑加载数据通过并行数据总线发送给与所述主配置芯片相连的可编程逻辑器件；

所述可编程逻辑器件在通过并行数据总线接收到并行的逻辑加载数据后，将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并向所述FPGA发送串行加载时钟。

2.如权利要求1所述的方法，其特征在于：

所述可编程逻辑器件与外部晶振相连，接收所述外部晶振的外部高速时钟，根据所述外部高速时钟将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并且，所述可编程逻辑器件是根据所述外部高速时钟产生高速串行加载时钟作为发送给所述FPGA的串行加载时钟。

3.如权利要求2所述的方法，其特征在于：

所述可编程逻辑器件是在向所述FPGA发送所述串行的逻辑加载数据时，向所述FPGA发送所述高速串行加载时钟，并且，在向所述FPGA发送所述串行的逻辑加载数据前以及每次发送串行的逻辑加载数据的间隔时间内，将时钟信号置为恒定电平状态。

4.如权利要求3所述的方法，其特征在于，还包括：

所述主配置芯片在向所述可编程逻辑器件发送所述逻辑加载数据前，向所述可编程逻辑器件发送命令，通知所述可编程逻辑器件准备开始FPGA逻辑在线加载；

所述可编程逻辑器件在接收到所述主配置芯片的命令后，向所述FPGA发送逻辑加载命令，通知所述FPGA准备进行逻辑加载，并采集FPGA传送过来的加载状态信号；

所述主配置芯片在向所述可编程逻辑器件发送命令后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，在发现所述FPGA已准备就绪时，向所述可编程逻辑器件发送所述逻辑加载数据。

5.如权利要求4所述的方法，其特征在于，还包括：

所述主配置芯片在将所述逻辑加载数据发送给所述可编程逻辑器件后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，判断FPGA逻辑加载是否成功，如果逻辑加载失败，则重新开始FPGA逻辑在线加载。

6.一种现场可编程门阵列逻辑在线加载的装置，其特征在于，包括：通过并行数据总线相连接的主配置芯片和可编程逻辑器件，其中：

所述主配置芯片，用于将现场可编程门阵列(FPGA)的逻辑加载数据通过并行数据总线发送给与所述主配置芯片相连的可编程逻辑器件；

所述可编程逻辑器件，用于在通过并行数据总线接收到所述并行的逻辑加载数据后，将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并向所述FPGA发送串行加载时钟。

7.如权利要求6所述的装置，其特征在于，还包括外部晶振，所述外部晶振与所述可编程逻辑器件相连，其中：

所述外部晶振，用于向所述可编程逻辑器件发送外部高速时钟；

所述可编程逻辑器件，具体用于接收所述外部晶振的外部高速时钟，根据所述外部高速时钟将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并且，所述可编程逻辑器件是根据所述外部高速时钟产生高速串行加载时钟作为发送给所述FPGA的串行加载时钟。

8.如权利要求7所述的装置，其特征在于：

所述可编程逻辑器件是在向所述FPGA发送所述串行的逻辑加载数据时，向所述FPGA发送所述高速串行加载时钟，并且，在向所述FPGA发送所述串行的逻辑加载数据前以及每次发送串行的逻辑加载数据的间隔时间内，将时钟信号置为恒定电平状态。

9.如权利要求8所述的装置，其特征在于：

所述主配置芯片，还用于在向所述可编程逻辑器件发送所述逻辑加载数据前，向所述可编程逻辑器件发送命令，通知所述可编程逻辑器件准备开始FPGA逻辑在线加载，并在向所述可编程逻辑器件发送命令后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，在发现所述FPGA已准备就绪时，向所述可编程逻辑器件发送所述逻辑加载数据；

所述可编程逻辑器件，还用于在接收到所述主配置芯片的命令后，向所述FPGA发送逻辑加载命令，通知所述FPGA准备进行逻辑加载，并采集FPGA传送过来的加载状态信号。

10.如权利要求9所述的装置，其特征在于：

所述主配置芯片，还用于在将所述逻辑加载数据发送给所述可编程逻辑器件后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，判断FPGA逻辑加载是否成功，如果逻辑加载失败，则重新开始FPGA逻辑在线加载。