[发明专利]一种FPGA两级流水线配置电路

说明书

技术领域

本发明属于FPGA器件技术领域,具体为一种高速高吞吐率的FPGA流水线配置电路。

技术背景

FPGA（可编程逻辑门阵列）配置电路或者编程下载电路的功能是将配置位流下载到FPGA内部编程点。用户通过配置接口将配置位流按照一定的接口时序传输至配置电路，配置电路再将这些数据按照一定的方式写入内部编程点。因此配置电路的结构很大程度上决定了位流下载的速率。流水线型的配置结构将数据下载通路和数据回读通路设计成流水线形式，数据按照单个方向进行传输，而且相应的控制信号也是沿着单方向传输，流水线的每一级负责专门的功能。

FPGA配置电路包含多个寄存器，通常会把这些寄存器封装在一个寄存器组里，这些寄存器的功能主要完成配置选项设置，全局功能设置等，这些寄存器里面只有DNLD_DR（Download Data Register、下载数据寄存器，见图1）和RDBK_DR（Readback Data Register、回读数据寄存器，见图1）与配置数据下载和回读直接相关，如何实现数据的高速高吞吐率下载和回读，而且要与用户的工作时钟兼容成了本技术领域需要解决的一个难点，流水线可以提高数据传输速率，但是过多的反馈信号会降低流水线的效率，为了与用户的时钟频率兼容要求上游的数据量不能对下游造成拥塞。

流水线的FPGA配置电路遵循无反馈的控制信号单向传递方式，这要求在数据的源端需要对数据的流速进行控制，既要保证整个电路具有最大的数据传输速率，即上游部分要以最大速率读取数据，又要保证下游部分电路有能力处理上游部分传输过来的数据。

目前已有的结构并没用对配置数据通路做出严格要求，也没有对配置数据通路相应的控制信号进行规定，各个模块功能比较分散，没有流水线的架构理念。

而采用流水线的结构每一级流水线负责专门的功能，主要完成数据的单向传输以及在其通路内的控制信号的产生，只接收上游的控制信号，并且产生传往下游的控制信号，这种设计可以极大的提高数据传输的速率。

发明内容

本发明目的在于提供一种高速高吞吐率的FPGA配置电路。

本发明提供的FPGA配置电路，其核心是采用两条流水线数据通道分别对FPGA进行下载和回读，其结构见图1所示。所述FPGA配置电路包括：下载FIFO模块，回读FIFO模块，全局配置控制状态机，位流解析模块，配置地址及控制产生模块，全局操作寄存器（OPR，Operation Register），帧数据输入寄存器（DNLD_DR，Download Data Register），回读数据寄存器（RDBK_DR，Readback Data Register），地址寄存器（ADDR，Address Register），配置地址及控制产生模块包括：回读配置地址及控制产生模块和下载配置地址及控制产生模块，以及地址选择器（MUX）。此外，整个FPGA配置电路还包括循环冗余校验（CRC，Cyclic Redundancy Check）模块和帧错误检查和纠正（ECC，Error Correcting Code）模块。其中：

下载数据通道（流水线1），第一级由下载FIFO模块传输至帧数据输入寄存器（DNLD_DR），位流解析模块负责下载FIFO的读访问以及DNLD_DR_en（Download Data Register enable、下载数据寄存器使能，见图2）信号的产生。位流解析模块主要的功能包括访问下载FIFO内的数据，从读取的数据中解析数据头，对操作码，寄存器地址，下载数据长度等进行译码 ，并从解析出的数据头获取对下载数据流的实时控制；位流解析模块以最快的速率读取下载FIFO，保证了整个配置电路的高速率传输，同时对下载数据头进行解析以产生相应寄存器的控制使能信息。第二级由帧数据输入寄存器（DNLD_DR）传输至FPGA阵列，下载配置地址及控制产生模块主要功能是根据DNLD_DR_en（Download Data Register enable、下载数据寄存器使能，见附图2）信号及地址寄存器（ADDR）的值进行下载配置地址的自动生成，把配置数据所对应的帧地址传输给FPGA阵列，FPGA 阵列对配置地址产生模块生成的帧地址进行译码，以此来选中相应的帧进行数据的下载。下载配置地址及控制产生模块通过检测DNLD_DR_en信号来更新内部地址，因为DNLD_DR_en信号的长度代表了下载数据的有效个数，下载配置地址及控制产生模块更新地址的方式按照FPGA存储阵列的排列规律来执行，它除了产生配置地址外，还产生数据加载和地址有效等控制信号。