[发明专利]基于SET/MOS混合结构的二进制码-格雷码转换器

说明书

技术领域

本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于SET/MOS混合结构的二进制码-格雷码转换器。

背景技术

格雷码不同于二进制码，其相邻两个数之间只有一位不同。这个特性使格雷码在数字电路中得到广泛的应用。在有限状态机中，较典型的是沿相邻的状态而变动，通过格雷码的使用可以减少状态的转换次数，节省功耗。在存储器的地址中，也是利用了格雷码的相邻两个码之间只有一位不同的特性，减少了状态变换，从而降低了电路的动态功耗。由于传统的电路均以二进制码为主，因此在实际设计时需要将二进制码转换为格雷码。传统的基于CMOS器件设计的二进制码-格雷码转换器需要消耗较多的晶体管，功耗较大，集成度不高。随着集成电路性能要求的不断提高，传统的二进制码-格雷码转换器已经满足不了电路性能的要求。

发明内容

本发明的目的是提供一种基于SET/MOS混合结构的二进制码-格雷码转换器。

本发明采用以下方案实现：一种基于SET/MOS混合结构的二进制码-格雷码转换器，其特征在于：包括第一、二、三、四信号输入端以及第一、二、三二输入SET/MOS混合电路；所述第一信号输入端与所述第一SET/MOS混合电路的第一输入端连接；所述第二信号输入端与所述第一SET/MOS混合电路的第二输入端以及所述第二SET/MOS混合电路的第一输入端连接；所述第三信号输入端与所述第二SET/MOS混合电路的第二输入端以及所述第三SET/MOS混合电路的第一输入端连接；所述第四信号输入端与所述第三SET/MOS混合电路的第二输入端连接。 

在本发明一实施例中，所述的二进制码-格雷码转换器满足以下转换逻辑：G_i = B_i⊕B_i+1 (i=0, 1,..., n-1)；其中G_i表示输出，B_i表示输入。 

本发明一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

本发明一实施例中，所述PMOS管的参数满足：沟道宽度W_p为22 nm，沟道长度L_p为66 nm，栅极电压V_pg为0.4 V；所述NMOS管的参数满足：沟道宽度W_n为22 nm，沟道长度L_n为66 nm，栅极电压V_ng为0.4 V；所述SET管的参数满足：隧穿结电容C_s, C_d为0.1 aF，隧穿结电阻R_s, R_d为350 KΩ，背栅电压V_ctrl为0.5V，背栅电容C_ctrl为0.2 aF，栅极耦合电容C_a为0.1 aF，栅极耦合电容C_b为0.1aF。

本发明提出的二进制码-格雷码转换器电路结构简单，仅消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为0.71V，有利于驱动下级电路，进行集成化的设计。整个电路的平均功耗仅为19.9nW。与传统的基于CMOS技术的二进制码-格雷码转换器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该二进制码-格雷码转换器能够作为接口电路，在有限状态机，存储器等电路中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。

附图说明

图1为本发明基于SET/MOS混合结构的二进制码-格雷码转换器原理图。

图2为本发明二输入的SET/MOS混合电路原理图。

图3为本发明二输入SET/MOS混合电路实现的异或功能仿真曲线。

图4a和图4b为本发明二进制码-格雷码转换器的仿真特性曲线。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。