[发明专利]时间差数字转换电路以及包括它的时间差数字转换器

说明书

技术领域

本发明涉及一种将信号相位差转换为数字值的时间差数字转换器。

背景技术

近年来，伴随着数字相位同步电路的发展，研发人员正在积极地进行将时间方向的模拟信息数字化的时间差数字转换器的研发工作。典型的时间差数字转换器是这样工作的，将第一信号输入多个反相器电路串联而成的反相器链中，与第二信号同步锁存各反相器电路的输出，检测反相器链的状态变化点，由此将第一信号和第二信号的相位差或时间差数字化。

然而，在所述时间差数字转换器中，为生成n比特的数字码需要2的n乘方个锁存电路和比较器，因此从电路规模和功耗上来看都是不利的。于是，想出了通过二分法检索进行时间差数字转换的顺序比较型时间差数字转换器。

一般而言，顺序比较型时间差数字转换器是通过级联多个时间差数字转换电路而构成的。在各个时间差数字转换电路中，相位比较部件对两个输入信号的相位进行比较，生成1比特的数字值；路径切换部件根据该相位比较结果切换两个输入信号的通过路径，保证相位超前的信号经由延迟部件输入下一级时间差数字转换电路，相位滞后的信号直接输入下一级时间差数字转换电路中。设置延迟时间从第一级开始依次减半的各级时间差数字转换电路的延迟部件，由此利用二分法检索将已输入第一级时间差数字转换电路的两个信号的时间差顺序转化为数字值(例如参照非专利文献1)。

非专利文献1：Jinn-Shyan Wang，et.al，“An Ultra-Low-Power Fast-Lock-in Small-Jitter All-Digital DLL”，ISSCC2005/SESSION22/PLL，DLL，AND VCOs/22.7，February9，2005，pp.422-423，607

发明内容

-发明要解决的技术问题-

在现有技术下的时间差数字转换电路中，为保证在相位比较结果确定下来以前两个输入信号不通过该时间差数字转换电路，需要在两个输入信号通道中的每个输入信号通道中插入延迟部件来延迟将信号输入路径切换部件。因此，不仅时间差数字转换电路以及这些时间差数字转换电路级联而成的时间差数字转换器的等待时间会增加，电路规模和功耗也会增大。

本发明正是鉴于上述问题而完成的，其目的在于：降低时间差数字转换电路的等待时间，缩小电路规模，降低功耗。

-用以解决技术问题的技术方案-

本发明的一例所涉及的时间差数字转换电路是这样的一种时间差数字转换电路，其将两个输入信号的时间差转换为1比特的数字值，并对所述两个输入信号的时间差进行调整后生成两个输出信号。该时间差数字转换电路包括对所述两个输入信号的相位进行比较后生成所述数字值的相位比较部件、将所述两个输入信号中相位超前的信号作为第一信号输出、将相位滞后的信号作为第二信号输出的相位选择部件以及延迟输出所述第一信号的延迟部件。将所述延迟部件的输出信号和所述第二信号作为所述两个输出信号输出。

据此，在相位选择部件中，不用等待相位比较部件的相位比较结果就能够将两个输入信号中相位超前的信号和相位滞后的信号区分开来，由延迟部件将相位超前的信号延迟输出。因此，就不需要插入用于使两个输入信号在相位比较结果确定下来以前不通过该时间差数字转换电路的延迟部件。

所述相位选择部件具有计算所述两个输入信号的逻辑积的第一逻辑电路和计算所述两个输入信号的逻辑和的第二逻辑电路。所述第一逻辑电路和第二逻辑电路的输出信号中的一输出信号被作为所述第一信号输出，所述第一逻辑电路和第二逻辑电路的输出信号中的另一输出信号被作为所述第二信号输出。

可以这样，所述第一逻辑电路具有“与非”电路，所述第二逻辑电路具有“或非”电路，所述“与非”电路和所述“或非”电路呈对称电路结构。

据此，能够消除由于“或非”电路和“与非”电路的门结构不同所导致的相位选择部件的输出的偏置延迟，从而能够提高相位选择部件的输出入特性。

可以这样，所述相位选择部件具有将所述第一逻辑电路和所述第二逻辑电路的输出信号的时间差放大后输出两个信号的时间差放大部件，从所述时间差放大部件输出的两个信号被作为所述第一信号和所述第二信号输出。或者，所述相位选择部件具有将所述两个输入信号的时间差放大后输出两个信号的时间差放大部件，所述第一逻辑电路和第二逻辑电路对从所述时间差放大部件输出的两个信号进行逻辑运算。

据此，在两个输入信号的时间差极小的情况下，能够改善相位选择部件的输出入特性，使其接近理想特性。