[发明专利]高速分频器及使用高速分频器的锁相环路

权利要求书

1.一种分频器，其包含：

最低有效级，其经耦合以接收第一输入信号、第一程序位及第一输入模式信号，且产生第一经分频信号及第一输出模式信号，其中所述第一输入模式信号及所述第一程序位指定将由所述最低有效级使用的分频模式；

多个较高有效性除法器级，其以级联方式耦合，其中所述多个较高有效性除法器级中的每一者将紧邻的前一级的输出的频率除以由对应程序位及对应输入模式信号指定的值，其中所述多个较高有效性除法器级包括第一除法器级，其中所述第一除法器级经耦合以接收所述第一经分频信号且产生所述第一输入模式信号；及

输出级，其用以接收所述第一输出模式信号及模式位，且产生第一输出信号，其中在所述模式位处于1逻辑电平的情况下，所述输出级通过将所述第一输出模式信号的频率除以2来产生所述第一输出信号，否则所述输出级转发所述输出模式信号作为所述第一输出信号。

2.根据权利要求1所述的分频器，其进一步包含程序块，所述程序块用以接收分频因数M且计算所述第一程序位、所述对应程序位中的每一者及所述模式位的值；

其中所述第一输出信号的频率为所述第一输入信号的频率的1/M，所述程序块用以计算值P，其中在所述分频因数M等于2的情况下，P等于0，其中在M大于2的情况下，P在M为偶数的情况下等于M/2，但在M为奇数的情况下等于(M-1)/2；

其中所述最低有效级另外接收第三位，其中在M大于4的情况下，所述第三位具有与M的二进制表示的最低有效位相同的值，否则所述第三位为0，其中将由所述最低有效级使用的所述分频模式为除2模式、除3模式及除4模式中的一者；且

其中所述最低有效级操作以基于M的所述最低有效位、所述第一模式信号的逻辑电平及所述第一程序位的值而将所述输入信号的所述频率除以等于2、3或4的因数。

3.根据权利要求2所述的分频器，其中所述多个较高有效性除法器级中的每一级操作以基于所述对应输入模式信号的逻辑电平及所述对应程序位的值而将对应紧邻的前一级的输出的频率除以等于2或3的因数。

4.根据权利要求3所述的分频器，其中所述程序块仅在对准时间实例处将所述第一程序位转发到所述最低有效级，将所述对应程序位中的每一者转发到所述多个级中的对应级，且将所述模式位转发到所述输出级，即使所述第一程序位、所述对应程序位中的每一者及所述模式位是早于所述对准时间实例计算的；且

其中所述对准时间实例为：当所述第一输出信号处于逻辑0时所述输出模式信号的上升缘发生时的时间实例，或所述输出模式信号的上升缘发生时且在所述模式位的紧邻的前一值指定所述输出级将在延迟模式中操作的情况下的时间实例。

5.根据权利要求4所述的分频器，其进一步包含多个反相器，所述多个反相器包括第一反相器；

其中在将所述第一经分频信号作为输入提供到所述第一除法器级之前，由所述第一反相器将其逻辑电平反相；且

其中在将所述多个所述较高有效性除法器级中的对应级的输出作为输入提供到下一级之前，由所述多个反相器中的对应反相器将其逻辑电平反相。

6.根据权利要求5所述的分频器，其中所述多个较高有效性除法器级中的每一级包含：

第一触发器，其中所述第一触发器的时钟端子经耦合以接收所述第一输入信号作为时钟信号；

第一“或”门，其用以接收对应输入模式信号及级启用信号的逆作为输入，且产生第一“或”输出；

第一“与”门，其用以接收所述第一“或”输出及所述第一触发器的输出作为输入，且产生第一“与”输出作为对应输出模式信号；

第二触发器，其中所述第二触发器的时钟端子经耦合以接收所述第一输入信号作为时钟信号，其中所述第二触发器的输入端子经耦合以接收所述第一“与”输出；

第二“与”门，其用以接收所述第二触发器的输出及对应程序位作为输入，且产生第二“与”输出；及

第一“或非”门，其用以接收所述第二“与”输出及所述第一触发器的输出作为输入，且产生第一“或非”输出，其中所述第一“或非”输出耦合到所述第一触发器的输入端子；

其中所述第一触发器的所述输出表示对应的经分频信号。