[实用新型]一种多模结构重复控制器无效
申请号: | 201120115340.0 | 申请日: | 2011-04-19 |
公开(公告)号: | CN202033610U | 公开(公告)日: | 2011-11-09 |
发明(设计)人: | 卢闻州;周克亮 | 申请(专利权)人: | 东南大学 |
主分类号: | G05B11/32 | 分类号: | G05B11/32 |
代理公司: | 南京经纬专利商标代理有限公司 32200 | 代理人: | 许方 |
地址: | 210096 *** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 结构 重复 控制器 | ||
1.一种多模结构重复控制器,其特征在于包括以并联相加方式组合而成的n个子重复控制器模块组和一个加法环,其中所述重复控制器的输入端分别接每个子重复控制器模块组的输入端,每个子重复控制器模块组的输出端接加法环的输入端;每个子重复控制器模块组都包括重复控制增益模块、指数增益模块、时间延迟模块和二个加法环,其中重复控制增益模块的输入端作为对应子重复控制器模块组的输入端,重复控制增益模块的输出端和时间延迟模块的输出端接第一加法环的输入端,第一加法环的输出端和时间延迟模块的输出端接第二加法环的输入端,第一加法环的输出端同时串接指数增益模块后接时间延迟模块的输入端,第二加法环的输出端作为对应子重复控制器模块组的输出端,其中n为大于0的自然数。
2.根据权利要求1所述的一种多模结构重复控制器,其特征在于所述时间延迟模块的输出端分别串接滤波器,所述时间延迟模块分别带有阻尼增益系数。
3.根据权利要求1或2所述的一种多模结构重复控制器,其特征在于所述时间延迟模块为模拟或数字时间延迟模块。
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