[发明专利]一种跳频信号发生器及确定频率控制字的方法

说明书

技术领域

本发明涉及跳频通信技术领域，尤其涉及一种跳频信号发生器及确定频率控制字的方法。

背景技术

跳频通信的突出优点是抗干扰性强，其抗干扰的机理是在频率域中不断地改变载波频率进行收发双方预先约定好的通信。跳频通信中载波频率改变的规律，叫做跳频图案；跳频图案是时间和频率的函数。图1为一个跳频图案的示意图，图1中的横轴为时间、纵轴为频率，如图1所示，它表明什么时间采用什么频率进行通信。

跳频图案的性能对跳频通信系统的性能有着决定性的影响，直接影响到系统的抗截获、抗干扰、同步性能以及系统的组网能力，如果跳频图案设计得不好，即使跳频通信系统的硬件电路设计得非常出色，也很难达到抗干扰的目的。

在跳频系统中，用于产生频率变化的载波的装置叫做跳频器，跳频器由两个部分构成：跳频序列发生器和频率合成器。跳频序列发生器产生伪随机性好的跳频序列，也就是跳频图案；频率合成器按照跳频图案产生频谱纯度好的、频率快速切换的载波。

在现有技术中，采用如下方式设计信号发生器及进行跳频处理：

采用可编程逻辑阵列FPGA(Field Programmable Gate Array，现场可编程门阵列)和DDS(Direct Digital Synthesizer，直接数字式频率合成器)技术，实现了一种跳频信号发生器，它采用处理器+FPGA的硬件架构，工作原理如下：

数字信号处理器DSP(Digital Signal Processing，数字信号处理)将用户设置的跳频参数配置给FPGA；跳频所用的频率控制字列表预先存放在DDR2DRAM(DDR2：Double Data Rate 2，双倍数据速率2；DRAM：Dynamic Random Access Memory，动态随机存取存储器)中；FPGA内部实现DDS功能，由存储控制模块访问DDR2DRAM，通过取点控制模块取出频率控制字，并由DDS按照频率控制字输出相应频率的波形；DAC(Digital Analog Converter，数模转换器)完成数模转换；随后经过滤波、幅度放大、衰减、偏移等处理后输出频率跳变的载波。

该方案的跳频图案产生机理为：DSP预先生成跳频图案所包含的频率控制字列表，并通过FPGA存放在DDR2 DRAM中；跳频开始后，FPGA从DDR2 DRAM中顺序的取出频率控制字，并送给内部的DDS模块，从而产生频率变化的波形。图2为FPGA内部取点控制模块的示意图，如图2所示，FPGA内部取点控制模块包含三个计数器，计数器A用于控制从DRAM中读取频率控制字的地址；计数器B用于控制读取频率控制字的速度；计数器C用于控制频率控制字的使用速度，即跳频速率。还包含一个FIFO(First In First Out，先进先出)，用于缓存频率控制字。

通常，在现有技术中，认为一个好的跳频图案一般会考虑以下几点：

1、跳频图案本身的随机性要好。随机性好，则抗干扰能力强。

2、跳频图案的密钥量要大，要求跳频图案的数目要足够多。这样抗破译的能力强。

3、跳频图案的复杂程度要求尽可能高、跳频周期长，这样使干扰方很难从序列的很小一个局部完全恢复出整体。

4、为了有更多的跳频图案供用户使用，要求跳频序列集合中的序列模式尽可能多。

对照上述因素，发明人注意到：现有技术的方案是用DSP预先将频率控制字按照某种序列格式编排成表，并存储到DRAM中；然后由FPGA顺序的从DRAM中取出送给DDS。因此，这种跳频图案的产生方式存在如下不足：

1、跳频周期短。跳频周期或者说跳频长度，是指频率控制字列表输出一遍的时间。由于FPGA采用顺序取点的方式，造成跳频周期短。举例说来，假设DRAM存储了一千万个频率控制字，然后以短波跳频电台中常见的每秒100跳的速度跳频，则跳频周期约为1.15天，在军事通信中这么短的跳频周期是非常危险的。

2、为了增加跳频周期，对该方案而言，只能使用更大容量、更多颗粒的DRAM，以存放更多的频率控制字。这样会显著增加系统成本、设计复杂度，效果也很有限。

3、虽然DSP可以对频率控制字按照m序列、M序列或者其它序列模式进行编排，组成具有伪随机性的频率控制字列表，但由于跳频周期短，这些跳频序列本来所具有的伪随机性也失去了意义。