[发明专利]一种采用多级流水线结构的高速浮点运算器

说明书

技术领域

本发明涉及微处理器内的浮点运算技术领域，确切地说，是涉及一种采用多级流水线结构的高速浮点运算器。

背景技术

运算部件在微处理器体系结构中占有重要位置，它是决定处理器处理速度的关键要素，加减法及其相关操作在运算中所占比例非常高，采用有效方法对用于加减法及其相关操作的运算部件进行改进成为当前运算部件研究方面的一个重点研究方向。

一般地，浮点数表示都遵循IEEE 754标准，此标准表示的单精度浮点数为32位，包括1位符号位(s)，8位指数位(e)和23位分数位(f)，指数部分是一个有符号数，采用偏移码的方式表示(偏移量为127)，分数部分与隐含位的1共同构成实际的尾数，因此，以s-e-f表示的数值即：(-1)^s×1.f×2^e-127。

而基本的浮点加减法运算需要七步完成：步骤1：指数比较：将两个操作数的指数相减，差绝对值为d；步骤2：移位对齐：较小数据的尾数右移d位；步骤3：尾数加减：根据操作码和操作数进行加减操作；步骤4：补码准换：尾数结果为负时进行求补；步骤5：前导1判断：若3为减法，需决定结果左移位数，如为加法需决定是否右移1位；步骤6：规格化移位：对尾数加减结果进行移位，使其最高有效位为1；步骤7：舍入并输出结果：根据舍入方式要求对结果进行舍入操作。

基本浮点加减法运算步骤较多，延迟较大，为了提高浮点加减法的运算速度，很多研究都致力于对基本加减法运算的改进，产生了不同的优化效果。

2010年2月17日公开的申请号为200910152505.9的中国专利《基于补码舍入的浮点加法装置》，发明人：严晓浪等，公开了一种基于补码舍入的浮点加法装置，支持浮点加法操作和浮点减法操作，该浮点加法装置包括：指数加法器、尾数移位器和尾数操作数准备逻辑单元，用于根据第一浮点操作数和第二浮点操作数的符号位和指数差对尾数操作数进行处理，尾数加法器，舍入判断逻辑单元，对尾数加法结果进行统一的舍入判断：根据尾数加法器输出的最高位判断尾数和的正负；根据尾数加法器输出的高四位确定用于舍入判断的固着位；统一原码舍入加1判断逻辑和补码舍入和0判断逻辑；以及舍入加法器，用于对浮点的尾数加法结果进行舍入，并完成对尾数和的取补码操作。

2010年4月28日公开的申请号为200910218505.4的中国专利《用于浮点加法器的自纠错前导0/1预测单元》，发明人：邵志标等，公开了一种用于浮点加法器的自纠错前导0/1预测方法，采用多输入逻辑门以及并行计算相结合的方法实现了输出结果为最终正确结果，不必依赖加法器结果来进行修正，采用并行计算，如操作数位宽增加，不会影响关键路径长度。能够在计算浮点加法的同时，对计算结果进行规格化处理所需要进行的移位次数以及指数调整信息做出同步的预测，且预测结果不依赖加法器输出而只由预测单元产生，预测结果为无需进一步修正的正确值，预测单元的关键路径不会因为操作数的位宽加长而变长。

2007年9月19日公开的申请号为200580034798.0的中国专利《用于高速浮点运算器(ALU)的方法》，发明人：S·斯里瓦斯塔瓦，公开了一种用于微处理器的运算器中执行近处理路径指数差的改进的技术，在一实施例中，具有用于近处理路径减法和远处理路径减法的独立逻辑电路的装置通过只利用两个浮点运算数的指数的两个最低有效位执行指数差来产生指数差信号。

上述三个专利，分别针对基本浮点加减法运算七步中的舍入处理、前导1判断以及指数比较部分进行优化和改进，以提高处理性能，但是并没有给出针对浮点加减法整体数据通路的改进和设计方案，对浮点加减法整体设计缺乏参考和指导性，本文的发明能够以高速浮点加减法及其相关操作的整体数据通路为着眼点，给出设计方案。

2011年11月16日公开的申请号为102243577A的中国专利《一种快速实现浮点加法的电路》，发明人：王永流，公开了一种快速实现浮点加法的电路，增设一个加法运算单元，将整个浮点加法的运算分为两部分进行操作，该专利通过添加并行执行的逻辑对指数差相等和指数差不等时的情况并行进行处理，我们通过仔细分析可以得出：指数差为1的异号浮点加法和指数差大于1的浮点加法都要通过指数不等路径进行，指数不等路径既要包括基本加法步骤中的尾数对齐移位也要包括计算结果的规格化移位，实质上并没有提高计算速度。