[发明专利]用于在频率改变期间的高效延迟锁定环训练协议的机制

说明书

技术领域

本公开涉及延迟锁定环(DLL)，尤其涉及参考时钟频率变化期间的DLL训练协议。

背景技术

许多类型的设备使用延迟锁定环(DLL)。一般来说，DLL用于建立并维持与参考时钟或者其它信号的特定相位关系，并且提供该参考信号的一个或多个延迟版本。当DLL首次上电时，DLL可以进入训练模式，以获取并锁定到参考信号边缘。此外，在许多DLL中，可以设立延迟线，以便提供所需的延迟量并由此提供用于预期应用的相位偏移。在有些DLL中，延迟线包括多个延迟元件，每个延迟元件提供特定的延迟量。

总的来说，只要参考信号频率保持相同，延迟元件的个数就将不改变。然而，在参考时钟频率改变的情况下，传统的DLL通常将必须执行重新训练以锁定并且重新配置/重新计算提供所需相位延迟的延迟元件的个数。这个过程会很花时间。依赖于具体应用，重新训练的时间可能是不可接受的。

发明内容

公开了用于频率改变期间的高效延迟锁定环(DLL)训练协议的机制的各种实施方式。在一种实施方式中，集成电路包括存储器物理层(PHY)单元，该PHY单元包括主DLL和从DLL。主DLL可以配置成将第一参考时钟延迟某个量，并且提供与该第一参考时钟的延迟量相对应的参考延迟值。从DLL可以配置成基于所接收到的配置延迟值将第二参考时钟延迟第二特定量。所述集成电路还包括接口单元，该接口单元耦合到所述存储器PHY单元，并且可以配置成基于参考延迟值生成所述配置延迟值。所述集成电路还包括功率管理单元，该功率管理单元耦合到所述接口单元，并且可以配置成提供关于所述第二参考时钟的频率正在变成新频率的指示。响应于接收到该指示，所述接口单元可以配置成利用预定缩放值生成与所述新频率相对应的新配置延迟值，并且将该新配置延迟值提供给所述存储器PHY单元。

附图说明

图1是集成电路的一种实施方式的框图，该集成电路包括具有DLL和控制单元的存储器接口。

图2是例示图1所示的存储器接口的实施方式的更具体方面的框图。

图3是描述图1和图2所示的存储器接口的操作方面的流程图。

图4是包括图1的集成电路的系统的一种实施方式的框图。

具体的实施方式作为例子在附图中示出并且将在此具体描述。然而，应当理解，即使仅仅是参考一个特定的特征描述了单个实施方式，附图与具体描述也不是要把权利要求限定到所公开的特定实施方式。相反，其用意是要覆盖对受益于本公开的本领域技术人员来说很显然的所有修改、等同和另选方案。除非另外声明，否则本公开中所提供的特征的例子是例示性的，而不是约束性的。

如贯穿本说明书所使用的，词“可以”是在许可的意义(即，意味着有可能)而不是强制的意义(即，意味着必须)上使用的。类似地，词“包括”意味着包括但不限于。

各种单元、电路或者其它部件可以描述为“配置成”执行一个或多个任务。在这种背景下，“配置成”是结构的广义叙述，通常意味着具有在操作期间执行所述一个任务或多个任务的“电路”。如此，即使当单元/电路/部件当前未处于工作状态时，所述单元/电路/部件也可以配置成执行所述任务。总的来说，构成对应于“配置成”的结构的电路可以包括硬件电路。类似地，为了便于描述，可以将各种单元/电路/部件描述为执行一个或多个任务。这种描述应当解释为包括术语“配置成”。记载配置成执行一个或多个任务的单元/电路/部件是要明确地不援引35U.S.C§112第六段对单元/电路/部件的解释。

本公开的范围包括在此(明确地或者暗示地)公开的任何特征或者特征的组合或者其任何概括，不管其是否缓解了在此所指出的任何或者全部问题。相应地，可以在本申请(或者对其请求优先权的申请)的申请期间针对任何这种特征组合给出新权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的那些特征组合，而且来自各独立权利要求的特征可以以任何合适的方式组合而不仅仅是所附权利要求中所列举的特定组合。

具体实施方式

现在转向图1，示出了包括存储器接口的集成电路的一种实施方式的框图。集成电路10包括耦合到功率管理器15和存储器控制器18的处理单元12。功率管理器15和存储器控制器18各自都还耦合到存储器PHY接口20，该存储器PHY接口20又经存储器互连33耦合到存储器单元35。在一种实施方式中，集成电路10可以看作片上系统(SOC)。