[发明专利]发送间隔调整方法、装置和网络设备

说明书

技术领域

本发明实施例涉及数据传输技术领域，尤其涉及一种发送间隔调整方法、装置和网络设备。

背景技术

快速外设部件互连(Peripheral Component Interconnect Express；以下简称：PCIE)总线，沿用了现有的外设部件互连(Peripheral Component Interconnect Express；以下简称：PCI)编程概念及通讯标准，但传输速度更快，PCIE的一个串行高速收发器的单向物理带宽即可达到2.5吉比特每秒(Gigabit per second；以下简称：Gbps)。而PCIE链路分为发送(TX)与接收(RX)两个方向，因此仅一个串行高速收发器的双向合计物理带宽就可以达到5Gbps。

在用户接口层面，使用事务层规定的处理层数据包(Transaction Layer Packet；以下简称：TLP)帧来传输数据。用户的不同传输请求需要根据协议规定类型填写TLP帧头中的相应字段。TLP帧可以分为转发事务(Post)帧与非转发事务(Non-Post)帧两大类，其中写数据请求属于Post帧，而读数据请求则属于Non-Post帧。

直接内存访问(Direct Memory Access；以下简称：DMA)是一种不经过中央处理单元(Central Processing Unit；以下简称：CPU)而直接从内存存取数据的数据交换模式。在DMA传输模式下，CPU只须向现场可编程门阵列(Field Programmable Gate Array；以下简称：FPGA)端的DMA控制器下达指令，让DMA控制器来处理数据的传送，数据传送完毕再把信息反馈给CPU，这样就很大程度上减轻了CPU的资源占有率，可以大大节省系统资源，提高数据传输速率。

FPGA端的DMA控制器通过缓存描述符(Buffer Descriptor；以下简称：BD)与CPU进行数据传输，CPU在自身的内存中设置相应的收发BD后，启动FPGA的DMA控制器，FPGA根据CPU设定的BD在CPU内存中的位置读取BD，如果是下行BD，则根据下行BD中的数据存储地址和存储长度从CPU内存中搬运数据，如果是上行BD，则将FPGA从下游芯片接口中收到的数据填写到上行BD所设定的CPU内存中，并将写入的数据总长度更新到上行BD中。当FPGA收发完成一个完整数据包后，将相应的上下行BD回写到CPU的内存中，以通知CPU一个数据包已经收发完成。

其中下行链路定义为CPU向FPGA发送数据，上行链路定义为FPGA向CPU发送数据。

一个系统的上下行速率即数据包的收发速率与多种因素相关，例如CPU对数据的处理能力，FPGA内部DMA的处理能力，FPGA和CPU间的接口种类，以及所选用的桥接芯片性能等。当CPU和FPGA内部DMA的处理能力都足够强大时，接口的性能就成了系统性能的瓶颈。

DMA传输数据包时，每一个数据包均配置一个8字节长度的BD，而且每个BD的读取和回写也需要占用PCIE接口的带宽，FPGA的DMA发起的读BD请求与读数据请求均需要通过PCIE接口的TX链路，而系统的下行带宽完全取决于通过PCIE TX链路发起的读数据请求数量，PCIETX链路上发出的读请求的数据量越多，则下行带宽越大。

并且PCIE协议规定Post帧的可以穿越Non-post帧，也就是说即使当读数据请求优先于写数据请求提交给PCIE内核(PCIE core)之后，PCIE接口上后到的写数据请求也是优先于先前的读数据请求发送到CPU端。

因此系统的瓶颈在于如何有效利用PCIE接口的TX链路带宽，如何在TX链路上合理分配上行写数据传输带宽和下行读数据的带宽。

现有的保证系统上下行速率相对均衡的方案一般有2种，即提高PCIE接口物理带宽的方案与控制上行链路速率的方案。

1、提高PCIE接口物理带宽的方案。

本方案通过提高CPU与FPGA之间PCIE接口的物理带宽，例如选择满足PCIE2.0标准的CPU或者使PCIE链路由×4改为×8，使得物理带宽提升一倍，从而使得系统瓶颈不再存在于PCIE接口上，同时保证上下行链路均达到最大性能。

但是该方案存在以下缺点：系统成本显著上升，增加硬件设计复杂度，需要使用更高性能的CPU与更大容量更多高速接口的FPGA来满足高速PCIE接口的物理指标。并且不能最大限度的利用高速PCIE接口的全部带宽。

2、控制上行链路速率的方案。