[发明专利]用于并行多处理器系统的通信行为获取装置有效

专利信息
申请号: 201110270591.0 申请日: 2011-09-14
公开(公告)号: CN102446156A 公开(公告)日: 2012-05-09
发明(设计)人: 王展;曹政;刘锐;苏勇;刘小丽;刘厚贵;靳庆贺;安学军;孙凝晖 申请(专利权)人: 中国科学院计算技术研究所
主分类号: G06F15/163 分类号: G06F15/163
代理公司: 北京泛华伟业知识产权代理有限公司 11280 代理人: 王勇
地址: 100190 北*** 国省代码: 北京;11
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摘要:
搜索关键词: 用于 并行 处理器 系统 通信 行为 获取 装置
【权利要求书】:

1.一种用于并行多处理器系统的通信行为获取装置,所述并行多处理系统包括并行计算模块,节点内通信模块和节点间通信模块,所述通信行为获取装置包括:

多个原始信息收集模块,其存在于节点内通信模块和节点间通信模块之内,用于当其所依附的模块进行通信时,收集关于该通信行为的信息并将其传送给通信信息采集模块;

通信信息采集模块,用于接收来自多个原始信息收集模块的信息,并将所收集的信息发送到用户指定的地址。

2.根据权利要求1所述的装置,其中所述节点内通信模块包括直接内存访问模块和读/写模块;所述节点间通信模块包括远程读/写模块。

3.根据权利要求2所述的装置,其中,原始信息收集模块所收集的信息包括从直接内存访问模块中收集到的直接内存访问信息、从读/写模块和远程读/写模块中收集的读操作的信息,以及从读/写模块和远程读/写模块中收集的写操作的信息。

4.根据权利要求1、2或3所述的装置,其中原始信息收集模块在当其所依附的模块进行通信时,对该通信信息的信息加盖时间戳,旁路传送到通信信息采集模块。

5.根据权利要求4所述的装置,其中直接内存访问信息包括时间戳、源处理器号、目标处理器号、源起始地址、目标起始地址、数据长度;读操作的信息包括时间戳、源处理器号、目标处理器号、源起始地址、数据长度;写操作的信息包括时间戳、源处理器号、目标处理器号、目标起始地址、数据长度。

6.根据权利要求1所述的装置,所述通信信息采集模块包括:

信息汇集模块,用于接收来自多个原始信息收集模块的信息,并对其进行仲裁以便判断当前应该发送哪个信息,以及将其发送到数据包生成模块;

数据包生成模块,用于对信息汇集模块所提供的通信信息进行压缩,并将其打包成以太网帧格式发送到用户指定的地址。

7.根据权利要求6所述的装置,数据包生成模块使用LZW编码方法对信息汇集模块所提供的通信信息进行压缩。

8.根据权利要求6所述的装置,所述通信信息采集模块还包括控制模块,用于接收用户发出的控制信息,并根据控制信息的类型将向相应的模块发送控制信号,所述控制信息的类型包括发送给原始信息收集模块的用于控制所要收集的信息类型和收集模式的控制信息,发送给信息汇集模块的用于改变仲裁策略的控制信息,以及发送给数据包生成模块的用于控制压缩策略的控制信息。

9.根据权利要求8所述的装置,所述控制模块包括:

以太网包解析模块,用于接收和解析用户发出的控制信息;

信息寄存器,根据以太网包解析模块的解析结果而改变相应的值;

控制信号生成模块,根据信息寄存器的值生成相应的控制信号。

10.根据权利要求8所述的装置,其中原始信息收集模块根据来自控制模块的控制信号改变要收集的信息类型和所采用的收集模式。

11.根据权利要求8所述的装置,其中信息汇集模块根据来自控制模块的控制信号改变所使用的仲裁策略。

12.根据权利要求8所述的装置,其中数据包生成模块根据来自控制模块的控制信号改变所采用的压缩策略。

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