[发明专利]用于控制处理器时钟频率的设备和方法

说明书

技术领域

本发明的实施例总体上涉及一种控制处理器时钟频率的设备和方法。

附图说明

图1示出了根据本发明的一个实施例的设备的方框图。

图2以流程图的形式示出了根据本发明的一个实施例的控制处理器时钟频率的方法。

图3示出了根据本发明的实施例的蜂窝调制解调器的数据平面体系结构。

图4示出了根据本发明的一个实施例的被适配于（adapt to）基于先入先出（FIFO）的数据接口的设备的方框图。

图5示出了根据本发明的一个实施例的被适配于基于共享存储器的数据接口的设备的方框图。

在附图中，相同的附图标记在不同视图中一般指代相同的部件。附图不一定是按比例绘制的，相反其重点一般在于说明本发明的原理。

具体实施方式

下面的详细描述将解释本发明的示例性实施例。在适当情况下，对于方法实施例的描述被视为还描述相应的设备实施例的功能，反之亦然。下面的描述不应被视为做出限制，而是仅仅为了说明本发明的一般原理。但是本发明的范围仅由权利要求书限定，而不应由下面所描述的示例性实施例限制。

在图1中示出了根据本发明的一个实施例的设备的方框图。

对于中央处理单元（CPU）的时钟频率的动态缩放（scaling）是一种功率管理机制，其可以被用于嵌入式系统并且特别可以被用于电池供电的装置。

进一步研究移动电话装置的技术领域可以发现，一般性的CPU性能需求以及还有针对充分动态的CPU性能缩放的需求变得越来越严格，这例如是因为对于诸如LTE（长期演进）之类的蜂窝无线电网络来说，其是以非常高的数据速率和低等待时间为目标的。

出于以上原因以及其他原因，希望可以尽可能早地预测（或估计）所需求的CPU性能（与时间相关的性能要求），以便满足处理时间需求并且同时仍然实现充分动态的CPU时钟缩放。

根据本发明的一个实施例，一种设备包括硬件计数器110以用来在预定时间段期间计数对存储器缓冲器120的写访问。所述设备还包括硬件比较器130以用来把由硬件计数器110所计数的写访问的次数与至少一个预定阈值进行比较。硬件比较器130还被配置成生成控制信号140，该控制信号140取决于由硬件计数器110所计数的写访问的次数与至少一个预定阈值的比较的结果，其中所述比较由硬件比较器130执行。所述设备还包括时钟频率设定电路150以用来根据控制信号140设定处理器160的时钟频率。

根据本发明的一个实施例，提供一种硬件（HW）机制，其通过计数对一个或多个存储器缓冲器的写访问来跟踪（keep track of）当前数据速率，并且根据所监视的数据速率发出一个或多个控制信号。所述一个或多个控制信号被用作针对动态CPU时钟缩放的输入，以便实现低等待时间的、与数据速率相关的CPU性能缩放。

这样做的效果是可以更好地估计所需求的CPU性能，其中考虑到早期可用的存储器缓冲器状态信息以作为可变数据速率的一种度量。

由于CPU时钟频率缩放由硬件（HW）直接发起，所以避免了由软件（SW）而导致的等待时间（延迟），并且可以在任意时间点以高准确度瞬时地提供当前所需要的处理器性能水平。

这样做的另一方面的效果在于，即使是在处理器时钟被设定到非常低频率的时间段内出现的非常苛刻的实时要求也可以得到满足。

在图2中以流程图200的形式示出了根据本发明的一个实施例的控制处理器时钟频率的方法。

根据本发明的一个实施例，执行以下方法。

在210处，在预定时间段期间由硬件计数器计数对存储器缓冲器的写访问。

在220处，由硬件比较器把所计数的写访问的次数与至少一个预定阈值进行比较。

在230处，由所述硬件比较器生成取决于在220处执行的比较的结果的控制信号。还可以实施多个控制信号，其可以被用来从所支持的若干种CPU时钟设定当中选出一种。

在240处，根据所述控制信号来设定处理器的时钟频率。

在图3中示出了根据本发明的实施例的蜂窝调制解调器的数据平面体系结构。