[发明专利]集成半导体器件

权利要求书

1.一种集成半导体器件，包括：

第一半导体器件和第二半导体器件，其中

所述第一半导体器件包括：

时钟生成部分，被适配为生成时钟，

第一数据存储部分，被适配为与所述时钟同步地将输入数据存储为要向第二半导体器件传输的传输数据，

数据输出端子，所述第一数据存储部分的每一个被提供一个数据输出端子，以便输出所述传输数据，以及

时钟输出端子，被适配为输出所述时钟作为传输时钟，以及

所述第二半导体器件包括：

数据输入端子，与所述数据输出端子相连接以便接收所述传输数据，

时钟输入端子，与所述时钟输出端子相连接以便接收所述传输时钟，

第二数据存储部分，其中每一个第二数据存储部分与所述数据输入端子之一相关联以便与所述传输时钟同步地存储输入数据，以及

选择部分，其中每一个选择部分与所述第二数据存储部分之一相关联并且选择从所述数据输入端子接收的所述传输数据，或者选择被位移并输出给第一串联电路中相关联的第二数据存储部分的数据，所述第一串联电路通过以相继串联连接所述第二数据存储部分而形成，所述选择部分的每一个向相关联的第二数据存储部分提供所选择的数据。

2.如权利要求1所述的集成半导体器件，其中，所述时钟生成部分生成用于预定数据传输速度的数据传输频率的时钟，使得将所述传输数据以所述预定的数据传输速度传输至所述第二半导体器件。

3.如权利要求2所述的集成半导体器件，其中，所述第一半导体器件还包括：

相位调节部分，被适配为在所述传输数据和传输时钟之间设置预定的相位差使得满足保持时间和建立时间条件，所述相位调节部分还被适配为分别从所述数据输出端子和时钟输出端子输出其间具有预定的相位差的传输数据和传输时钟。

4.如权利要求2所述的集成半导体器件，其中，

所述第一半导体器件还包括第一传输数据位移电路，其通过在从所述第一数据存储部分到所述数据输出端子的传输数据的传送路径中、以相继串联连接一个或多个第三数据存储部分而形成，所述第三数据存储部分被适配为与所述时钟同步地存储输入数据，以及

所述时钟生成部分生成包括基于所述第三数据存储部分的数目而设置的脉冲数的时钟，使得将所述第一数据存储部分中存储的数据位移并存储至位于所述第一传输数据位移电路的最后一级的第三数据存储部分中。

5.如权利要求4所述的集成半导体器件，其中，当生成包括基于所述第三数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。

6.如权利要求2所述的集成半导体器件，其中，

所述第二半导体器件还包括：

第二传输数据位移电路，其通过在从所述数据输入端子至所述第二数据存储部分的传输数据的传送路径中、以相继串联连接第四数据存储部分而形成，所述第四数据存储部分被适配为与时钟同步地存储输入数据，以及

所述时钟生成部分生成包括基于从预定的第四数据存储部分向最后一级提供的第四数据存储部分的数目而设置的脉冲数的时钟，使得将所述第二传输数据位移电路中预定的第四数据存储部分中存储的传输数据位移至并存储于所述第二数据存储部分中。

7.如权利要求6所述的集成半导体器件，其中，当生成包括基于从预定的第四数据存储部分向最后一级提供的第四数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。

8.如权利要求2所述的集成半导体器件，还包括：

第二串联电路，其通过以相继串联连接所述第一数据存储部分而形成，以便相继地接收具有预定值的数据，

其中，所述时钟生成部分生成包括基于所述第一数据存储部分的数目而设置的脉冲数的时钟，使得在所述第一数据存储部分中存储具有预定值的数据作为所述传输数据。

9.如权利要求8所述的集成半导体器件，其中，当生成包括基于所述第一数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。